參數(shù)資料
型號: M30245MC-XXXGP
元件分類: 微控制器/微處理器
英文描述: 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP100
封裝: 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件頁數(shù): 199/268頁
文件大?。?/td> 2520K
代理商: M30245MC-XXXGP
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M30245 Group
Processor Mode
Rev.2.00
Oct 16, 2006
page 34 of 264
REJ03B0005-0200
Software wait
A software wait of one to three BCLK cycles can be inserted by setting bits 4 to 7 of the chip select control
register (address 000816) and the bits in the chip select expansion register (address 001B16).
Software waits can be set independently for each of the 4 chip select memory areas. Bits 4 to 7 of the chip select
_______
control register correspond to chip selects CS0 to CS3. When one of these bits is set to "1", the read bus cycle
is executed in one BCLK cycle and the write bus cycle is executed in two BCLK cycles. When set to "0", the read
and write bus cycles are executed in two, three or four BCLK cycles, depending on the settings in the chip select
expansion register. The bits in the chip select expansion register are only valid when the corresponding bit in
the chip select control register is set to "0". When the bits in the chip select control register are set to "1", the
corresponding bits in the chip select expansion register must be set to "002". The bits in the chip select control
register and chip select expansion register default to "0" after the microcomputer has been reset.
________
When the user is using the RDY signal, the relevant bit in the chip select control register’s bits 4 to 7 must be
set to "0".
The SFR area is always accessed in two BCLK cycles regardless of the setting of these control bits.
Table 1.22 shows the software waits and bus cycles. Figures 1.15 and 1.16 show example bus timing when
using software waits.
Table 1.22. Software waits and bus cycles
Note 1: When using the RDY signal, always set this bit to "0".
Note 2: Set the CSxW bit to 0 before setting these bits. Also, when setting the CSxW bit to 1, be sure to reset these bits to '002' first.
Area
CSxW
(Note 1)
CSExW
(Note 2)
Bus Cycles
Read
Write
SFR
Invalid
2 BCLK cycles
Internal ROM/RAM
Invalid
1 BCLK cycle
External memory area
0
00
2 BCLK cycles
0
01
3 BCLK cycles
0
10
4 BCLK cycles
0
11
Inhibited
1
00
1 BCLK cycle
2 BCLK cycles
相關PDF資料
PDF描述
M30245FCGP 16-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP100
M30260F3VGP 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48
M30260M3A-XXXGP-U5 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48
M30260M8A-XXXGP-U5 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48
M30263F6AFP-U7 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO42
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參數(shù)描述
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