Copyright Cirrus Logic, Inc. 2011 (All Rights Reserved) 45 EP7312 High-Performance, Low-Power S" />
參數(shù)資料
型號： AT89C51SND2C-7FTUL
廠商： Atmel
文件頁數(shù)： 146/160頁
文件大小： 0K
描述： IC 8051 MCU FLASH 64K MP3 100BGA
標(biāo)準(zhǔn)包裝： 260
系列： 89C
核心處理器： 8051
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，IDE/ATAPI，MMC，SPI，UART/USART，USB
外圍設(shè)備： 音頻，I²S，MP3，PCM，POR，WDT
輸入/輸出數(shù)： 32
程序存儲器容量： 64KB（64K x 8）
程序存儲器類型： 閃存
RAM 容量： 2.25K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 3.3 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TFBGA
包裝： 托盤
其它名稱： AT89C51SND2C7FTUL
DS508F2
Copyright Cirrus Logic, Inc. 2011
(All Rights Reserved)
45
EP7312
High-Performance, Low-Power System on Chip
*
“With p/u” means with internal pull-up of 100 KOhms on the pin.
Strength 1 = 4 ma
Strength 2 = 12 ma
Input. Port A,B,D,E GPIOs default to input at nPOR and URESET conditions.
JTAG Boundary Scan Signal Ordering
R5
SSITXDA
1
Low
O
DAI/CODEC/SSI2 serial data output
R6
nADCCS
1
High
O
SSI1 ADC chip select
R7
VDDIO
Pad power
Digital I/O power, 3.3V
R8
ADCOUT
1
Low
O
SSI1 ADC serial data output
R9
COL[7]
1
High
O
Keyboard scanner column drive
R10
COL[3]
1
High
O
Keyboard scanner column drive
R11
COL[1]
1
High
O
Keyboard scanner column drive
R12
D[30]
1
Low
I/O
Data I/O
R13
A[27]/DRA[0]
2
Low
O
System byte address / SDRAM address
R14
A[25]/DRA[2]
2
Low
O
System byte address / SDRAM address
R15
VDDIO
Pad power
Digital I/O power, 3.3V
R16
A[24]/DRA[3]
1
Low
O
System byte address / SDRAM address
T1
VDDRTC
RTC power
Real time clock power, 2.5V
T2
PD[7]/SDQM[1]
1
Low
I/O
GPIO port D / SDRAM byte lane mask
T3
PD[6]/SDQM[0]
1
Low
I/O
GPIO port D / SDRAM byte lane mask
T4
PD[3]
1
Low
I/O
GPIO port D
T5
SSICLK
1
Input
I/O
DAI/CODEC/SSI2 serial clock
T6
SSIRXFR
1
Input
I/O
DAI/CODEC/SSI2 frame sync
T7
VDDCORE
Core power
Core power, 2.5V
T8
DRIVE[0]
2
High /
Low
I/O
PWM drive output
T9
FB[1]
I
PWM feedback input
T10
COL[5]
1
High
O
Keyboard scanner column drive
T11
VDDIO
Pad power
Digital I/O power, 3.3V
T12
BUZ
1
Low
O
Buzzer drive output
T13
D[28]
1
Low
I/O
Data I/O
T14
A[26]/DRA[1]
2
Low
O
System byte address / SDRAM address
T15
D[25]
1
Low
I/O
Data I/O
T16
VSSIO
Pad ground
I/O ground
Table 22. JTAG Boundary Scan Signal Ordering
LQFP
Pin No.
PBGA
Ball
Signal
Type
Position
1B1
nCS[5]
O
1
4
C2
EXPCLK
I/O
3
5E4
WORD
O
6
D1
WRITE/nSDRAS
O
8
7
F5
RUN/CLKEN
O
10
8
D2
EXPRDY
I
13
Table 21. 256-Ball PBGA Ball Listing (Continued)
Ball Location
Name
Strength
Reset
State
Type
Description
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PDF描述
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參數(shù)描述
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