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參數(shù)資料
| 型號： | XRT86VL30IV-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 118/175頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMR/LIU T1/E1/J1 QD 128LQFP |
| 標準包裝： | 72 |
| 控制器類型： | T1/E1/J1 調(diào)幀器，LIU |
| 電源電壓： | 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-LQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 1016-1485 XRT86VL30IV-F-ND |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁當前第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁
XRT86VL30
42
REV. 1.0.1
SINGLE T1/E1/J1 FRAMER/LIU COMBO - T1 REGISTER DESCRIPTION
TABLE 29: TRANSMIT INTERFACE CONTROL REGISTER (TICR)
HEX ADDRESS:0X0120
BIT
FUNCTION
TYPE
DEFAULT
DESCRIPTION-OPERATION
7
TxSyncFrD
R/W
0
Tx Synchronous fraction data interface
This bit selects whether TxCHCLK or TxSERCLK will be used for fractional
data input if fractional interface is enabled. If TxSERCLK is selected to clock in
fractional data input, TxCHCLK will be used as an enable signal
0 = Fractional data Is clocked into the chip using TxChCLK if fractional data
interface is enabled.
1 = Fractional data is clocked into the chip using TxSerClk. TxChClk is used
as fractional data enable.
NOTE: The Time Slot Identifier Pins (TxChn[4:0]) still indicates the time slot
number if fractional data interface is not enabled. Fractional Interface
can be enabled by setting TxFr1544 to 1
6
Reserved
-
Reserved
5
TxPLClkEnb/
TxSync Is Low
R/W
0
Transmit payload clock enable/TxSYNC is Active Low
This exact function of this bit depends on whether the T1 framer is configured
to operate in base rate or high speed modes of operation.
If the T1 framer is configured to operate in base rate - TxPayload Clock:
This bit configures the framer to output a regular clock or a payload clock on
the transmit serial clock (TxSERCLK) pin when TxSERCLK is configured to be
an output.
0 = Configures the framer to output a 1.544MHz clock on the TxSERCLK pin
when TxSERCLK is configured as an output.
1 = Configures the framer to output a 1.544MHz clock on the TxSERCLK pin
when transmitting payload bits. There will be gaps on the TxSERCLK output
pin when transmitting overhead bits.
If the T1 framer is configured to operate in high-speed or multiplexed
modes - TxSYNC is Active Low:
This bit is used to select whether the transmit frame boundary (TxSYNC) is
active low or active high.
0 = Selects TxSync to be active “High”
1 = Selects TxSync to be active “Low”
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