參數(shù)資料
型號： XRT84L38IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA388
封裝： 35 X 35 MM, PLASTIC, BGA-388
文件頁數(shù)： 432/453頁
文件大?。?/td> 2982K
代理商： XRT84L38IB
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XRT84L38
412
OCTAL T1/E1/J1 FRAMER
REV. 1.0.1
The table below shows configurations of the HDLC Controller Interrupt Enable bit of the Block Interrupt Enable
Register.
BLOCK INTERRUPT ENABLE REGISTER (BIER) (INDIRECT ADDRESS = 0XNAH, 0X00H)
When these interrupt enable bits are set and the BOS message is received in the data link channel, the BOS
Processor changes the Receive Start of Transfer and Receive End of Transfer status bits of the Data Link
Status Register (DLSR). These two status indicators are valid until the Data Link Status Register is read.
Reading these register clears the associated interrupt if Reset Upon Read is selected in Interrupt Control
Register (ICR). Otherwise, a write-to-clear operation by the microprocessor is required to reset these status
indicators.
The table below shows the Receive Start of Transfer and Receive End of Transfer status bits of the Data Link
Status Register.
DATA LINK STATUS REGISTER (DLSR) (INDIRECT ADDRESS = 0XNAH, 0X06H)
The BOS Processor can also generate interrupts when either the BOS ABORT sequence (nine consecutive
ones) or the IDLE flag character (hexadecimal value of 0x7EH) is received in the data link channel to the
microprocessor. These are the Receive ABORT Sequence (RxABORT) interrupt and the Receive IDLE Flag
Sequence (RxIDLE) interrupt.
To enable these interrupts, the Receive ABORT Sequence Enable bit and the Receive IDLE Flag Sequence
Enable bit of the Data Link Interrupt Enable Register (DLIER) have to be set. In addition, the HDLC Controller
Interrupt Enable bit of the Block Interrupt Enable Register (BIER) needs to be one.
The table below shows configurations of the Receive ABORT Sequence Enable bit and the Receive IDLE Flag
Sequence Enable bit of the Data Link Interrupt Enable Register.
DATA LINK INTERRUPT ENABLE REGISTER (DLIER) (INDIRECT ADDRESS = 0XNAH, 0X07H)
3
Receive End of
Transfer Enable
R/W
0 - The Receive End of Transfer interrupt is disabled.
1 - The Receive End of Transfer interrupt is enabled.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
3
HDLC Controller
Interrupt Enable
R/W
0 - Every interrupt generated by the HDLC Controller is disabled.
1 - Every interrupt generated by the HDLC Controller is enabled.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
5
Receive Start of
Transfer
RUR /
WC
0 - There is no data link message in the data link channel.
1 - The HDLC Controller began to receive a data link message in the data
link channel.
3
Receive End of
Transfer
RUR /
WC
0 - No data link message was present in the data link channel.
1 - The HDLC Controller finished receiving a data link message in the data
link channel.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
1
Receive ABORT
Sequence Enable
R/W
0 - The Receive ABORT Sequence interrupt is disabled.
1 - The Receive ABORT Sequence interrupt is enabled.
DATA LINK INTERRUPT ENABLE REGISTER (DLIER) (INDIRECT ADDRESS = 0XNAH, 0X07H)
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
相關(guān)PDF資料
PDF描述
XRT84V24 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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XRT86L30IB Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86SH221 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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參數(shù)描述
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XRT84L38-SL38PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT85L61 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (BUILDING INTEGRATED TIMING SUPPLY) CLOCK EXTRACTOR
XRT85L61_10 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (Building Integrated Timing Supply) Clock Extractor
XRT85L61ES 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
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