t63 RxUClav signal Hi-Z from first RxUClk ris" />
參數(shù)資料
型號： XRT72L71IQ
廠商： Exar Corporation
文件頁數(shù)： 28/102頁
文件大小： 0K
描述： IC FRAMER DS3 ATM UNI 160PQFP
產(chǎn)品變化通告： XRT72Lx Series Obsolescence 02/May/2012
標(biāo)準(zhǔn)包裝： 24
控制器類型： DS3 ATM UNI，透明通道調(diào)幀器
電源電壓： 3.3V
電流 - 電源： 120mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 160-BQFP
供應(yīng)商設(shè)備封裝： 160-PQFP（28x28）
包裝： 托盤
á
XRT72L71
DS3 ATM UNI/CLEAR CHANNEL FRAMER
REV. 1.1.0
27
t63
RxUClav signal Hi-Z from first RxUClk
rising edge of different RxUAddr[4:0].
19.2
16
ns
Microprocessor Interface—Intel -- See Figure 16 and Figure 17
t64
A8—A0 Setup Time to ALE_AS Low
3
ns
t65
A8—A0 Hold Time from ALE_AS Low.
2
ns
t66
RD_DS, WR_RW Pulse Width
30
ns
Intel Type Read Operations -- See Figure 16
t67
Data Valid from RD_DS Low.
6
11
ns
t68
Data Bus Floating from RD_DS High.
10
ns
t69
ALE to RD Time
4
ns
t70
RD Time to :NOT READY (e.g.,
RDY_DTCK toggling “Low”)
15
23
ns
Intel Type Write Operations -- See Figure 17
t71
Data Setup Time to WR_RW High
4
ns
t72
Data Hold Time from WR_RW High
2
ns
t73
High Time between Reads and/or
Writes
20
ns
t74
ALE to WR Time
4
ns
t770
CS Assertion to falling edge of
WR_RW
20
ns
Microprocessor Interface—Motorola Read Operations -- See Figure 18
t78
A8—A0 Setup Time to falling edge of
ALE_AS
5ns
t79
A8—A0 Rising edge of RD_DS to rising
edge of RDY_DTCK
0ns
t80
Rising edge of RDY_DTCK to tri-state
of D[7:0]
0ns
Microprocessor Interface—Write Operations -- See Figure 19
t78
A8—A0 Setup Time to falling edge of
ALE_AS
5ns
t81
D[7:0] Setup Time to falling edge of
RD_DS
10
ns
t82
Rising edge of RD_DS to rising edge of
RDY_DTCK delay
0ns
Reset Pulse Width—Both Motorola and Intel Operations -- See Figure 20
t90
Reset pulse width
30
AC ELECTRICAL CHARACTERISTICS (CONTINUED)
Test Conditions: TA = 25°C, VDD = 3.3V ± 5% unless otherwise specified
SYMBOL
PARAMETER
MIN.TYP.MAX.UNITS
CONDITIONS
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PDF描述
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參數(shù)描述
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