參數(shù)資料
型號(hào)： TMS0320F2810PBKAEP
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Digital Signal Processors
中文描述： 數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 50/159頁(yè)
文件大小： 2084K
代理商： TMS0320F2810PBKAEP
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Functional Overview
50
March 2004 Revised October 2004
SGUS051A
3.8
OSC and PLL Block
Figure 39 shows the OSC and PLL block on the F281x and C281x.
X2
X1/XCLKIN
On-Chip
Oscillator
(OSC)
PLL
Bypass
/2
XF_XPLLDIS
OSCCLK (PLL Disabled)
Latch
XPLLDIS
XRS
PLL
4-Bit PLL Select
SYSCLKOUT
1
0
CLKIN
CPU
4-Bit PLL Select
XCLKIN
PLL Block
Figure 39. OSC and PLL Block
The on-chip oscillator circuit enables a crystal to be attached to the F281x and C281x devices using the
X1/XCLKIN and X2 pins. If a crystal is not used, then an external oscillator can be directly connected to the
X1/XCLKIN pin and the X2 pin is left unconnected. The logic-high level in this case should not exceed V
DD
.
The PLLCR bits [3:0] set the clocking ratio.
Table 314. PLLCR Register Bit Definitions
BIT(S)
NAME
TYPE
XRS RESET
DESCRIPTION
15:4
reserved
R = 0
0:0
3:0
DIV
R/W
0,0,0,0
SYSCLKOUT = (XCLKIN * n)/2, where n is the PLL multiplication factor.
Bit Value
n
SYSCLKOUT
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
PLL Bypassed
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
XCLKIN/2
XCLKIN/2
XCLKIN
XCLKIN * 1.5
XCLKIN * 2
XCLKIN * 2.5
XCLKIN * 3
XCLKIN * 3.5
XCLKIN * 4
XCLKIN * 4.5
XCLKIN * 5
Reserved
Reserved
Reserved
Reserved
Reserved
The PLLCR register is reset to a known state by the XRS reset line.
If a reset is issued by the debugger, the PLL clocking ratio is not changed.
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PDF描述
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