參數(shù)資料
型號： SPAKD56366PV120
廠商： MOTOROLA INC
元件分類： 數(shù)字信號處理
英文描述： 24-BIT, 120 MHz, OTHER DSP, PQFP144
封裝： TQFP-144
文件頁數(shù)： 95/147頁
文件大?。?/td> 2156K
代理商： SPAKD56366PV120
Specifications
External Memory Expansion Port (Port A)
MOTOROLA
DSP56366 Advance Information
2-21
151
WR assertion to CAS assertion
tWCS
TC 4.3
45.7
—
29.0
—
ns
152
Last RD assertion to RAS
deassertion
tROH
1.5
× TC 4.0
71.0
—
46.0
—
ns
153
RD assertion to data valid
tGA
TC 7.5
—
42.5
—
25.8
ns
154
RD deassertion to data not valid 5
tGZ
0.0
—
0.0
—
ns
155
WR assertion to data active
0.75
× TC 0.3
37.2
—
24.7
—
ns
156
WR deassertion to data high
impedance
0.25
× TC
—
12.5
—
8.3
ns
Notes:
1.
The number of wait states for Page mode access is specified in the DCR.
2.
The refresh period is specified in the DCR.
3.
All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., tPC equals
2
× TC for read-after-read or write-after-write sequences).
4.
BRW[1:0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM
out-of-page access.
5.
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is tOFF and not tGZ.
6.
Reduced DSP clock speed allows use of Page Mode DRAM with one Wait state (See
Figure 2-14.).
Table 2-10 DRAM Page Mode Timings, Two Wait States1, 2, 3, 7
No.
Characteristics
Symbol
Expression
66 MHz
80 MHz
Unit
Min
Max
Min
Max
131
Page mode cycle time for two
consecutive accesses of the same
direction
tPC
2
× TC
45.4
—
37.5
—
ns
Page mode cycle time for mixed
(read and write) accesses
1.25
× TC
41.1
—
34.4
—
132
CAS assertion to data valid (read)
tCAC
1.5
× TC 7.5
—
15.2
—
ns
1.5
× TC 6.5
—
12.3
ns
133
Column address valid to data
valid (read)
tAA
2.5
× TC 7.5
—
30.4
—
ns
2.5
× TC 6.5
—
24.8
ns
134
CAS deassertion to data not valid
(read hold time)
tOFF
0.0—0.0
—
ns
135
Last CAS assertion to RAS
deassertion
tRSH
1.75
× TC 4.0
22.5
—
17.9
—
ns
136
Previous CAS deassertion to
RAS deassertion
tRHCP
3.25
× TC 4.0
45.2
—
36.6
—
ns
137
CAS assertion pulse width
tCAS
1.5
× TC 4.0
18.7
—
14.8
—
ns
Table 2-9 DRAM Page Mode Timings, One Wait State (Low-Power Applications)1, 2, 3 (Continued)
No.
Characteristics
Symbol
Expression
20 MHz6
30 MHz6
Unit
Min
Max
Min
Max
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