參數(shù)資料
型號： SPAKD56366PV120
廠商： MOTOROLA INC
元件分類： 數(shù)字信號處理
英文描述： 24-BIT, 120 MHz, OTHER DSP, PQFP144
封裝： TQFP-144
文件頁數(shù)： 110/147頁
文件大小： 2156K
代理商： SPAKD56366PV120
Specifications
External Memory Expansion Port (Port A)
MOTOROLA
DSP56366 Advance Information
2-35
179 RAS deassertion to WR5 assertion
tRRH
0.25
× TC 2.0
0.1
—
ns
180 CAS assertion to WR deassertion
tWCH
6
× TC 4.2
45.8
—
ns
181 RAS assertion to WR deassertion
tWCR
9.5
× TC 4.2
75.0
—
ns
182 WR assertion pulse width
tWP
15.5
× TC 4.5
124.7
—
ns
183 WR assertion to RAS deassertion
tRWL
15.75
× TC 4.3
126.9
—
ns
184 WR assertion to CAS deassertion
tCWL
14.25
× TC 4.3
114.4
—
ns
185 Data valid to CAS assertion (write)
tDS
8.75
× TC 4.0
68.9
—
ns
186 CAS assertion to data not valid (write)
tDH
6.25
× TC 4.0
48.1
—
ns
187 RAS assertion to data not valid (write)
tDHR
9.75
× TC 4.0
77.2
—
ns
188 WR assertion to CAS assertion
tWCS
9.5
× TC 4.3
74.9
—
ns
189 CAS assertion to RAS assertion (refresh)
tCSR
1.5
× TC 4.0
8.5
—
ns
190 RAS deassertion to CAS assertion (refresh)
tRPC
4.75
× TC 4.0
35.6
—
ns
191 RD assertion to RAS deassertion
tROH
15.5
× TC 4.0
125.2
—
ns
192 RD assertion to data valid
tGA
14
× TC 5.7
—
111.0
ns
193 RD deassertion to data not valid3
tGZ
0.0
—
ns
194 WR assertion to data active
0.75
× TC 0.3
5.9
—
ns
195 WR deassertion to data high impedance
0.25
× TC
—2.1
ns
Notes:
1.
The number of wait states for out-of-page access is specified in the DCR.
2.
The refresh period is specified in the DCR.
3.
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is tOFF and not tGZ.
4.
Either tRCH or tRRH must be satisfied for read cycles.
Table 2-16 DRAM Out-of-Page and Refresh Timings, Fifteen Wait States1, 2 (Continued)
No.
Characteristics3
Symbol
Expression
Min
Max
Unit
相關(guān)PDF資料
PDF描述
SPB3 RECTANGULAR CONNECTOR
SPB4 RECTANGULAR CONNECTOR
SPB5 RECTANGULAR CONNECTOR
SPBH5 RECTANGULAR CONNECTOR
SPD16A1002AL13 Thin Film Resistor Network Isolated and Bussed Circuits RoHS compliant available
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參數(shù)描述
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