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參數(shù)資料
| 型號： | SPAKD56366PV120 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-BIT, 120 MHz, OTHER DSP, PQFP144 |
| 封裝： | TQFP-144 |
| 文件頁數(shù)： | 84/147頁 |
| 文件大?。?/td> | 2156K |
| 代理商： | SPAKD56366PV120 |
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Specifications
Reset, Stop, Mode Select, and Interrupt Timing
MOTOROLA
DSP56366 Advance Information
2-11
Figure 2-2 Reset Timing
29
Delay from IRQA, IRQB, IRQC, IRQD, NMI assertion to
external memory (DMA source) access address out valid
4.25
× TC + 2.0
37.4
—
ns
Notes:
1.
When using fast interrupts and IRQA, IRQB,
IRQC, and IRQD are defined as level-sensitive, timings 19 through
21 apply to prevent multiple interrupt service. To avoid these timing restrictions, the deasserted Edge-triggered
mode is recommended when using fast interrupts. Long interrupts are recommended when using Level-sensitive
mode.
2.
This timing depends on several settings:
For PLL disable, using external clock (PCTL Bit 16 = 1), no stabilization delay is required and recovery time will
be defined by the PCTL Bit 17 and OMR Bit 6 settings.
For PLL enable, if PCTL Bit 17 is 0, the PLL is shutdown during Stop. Recovering from Stop requires the PLL to
get locked. The PLL lock procedure duration, PLL Lock Cycles (PLC), may be in the range of 0 to 1000 cycles.
This procedure occurs in parallel with the stop delay counter, and stop recovery will end when the last of these two
events occurs: the stop delay counter completes count or PLL lock procedure completion.
PLC value for PLL disable is 0.
The maximum value for ETC is 4096 (maximum MF) divided by the desired internal frequency (i.e., for 120 MHz
it is 4096/120 MHz = 34.1
s). During the stabilization period, TC, TH, and TL will not be constant, and their width
may vary, so timing may vary as well.
3.
Periodically sampled and not 100% tested
4.
RESET duration is measured during the time in which RESET is asserted, VCC is valid, and the EXTAL input is
active and valid. When the VCC is valid, but the other “required RESET duration” conditions (as specified above)
have not been yet met, the device circuitry will be in an uninitialized state that can result in significant power
consumption and heat-up. Designs should minimize this state to the shortest possible duration.
5.
If PLL does not lose lock
6.
VCC = 3.3 V ± 0.16 V; TJ = –40°C to + 105°C, CL = 50 pF
7.
WS = number of wait states (measured in clock cycles, number of TC). Use expression to compute maximum
value.
Table 2-7 Reset, Stop, Mode Select, and Interrupt Timing6 (Continued)
No.
Characteristics
Expression
Min
Max
Unit
VIH
RESET
Reset Value
First Fetch
All Pins
A0–A17
8
9
10
AA0460
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPB3 | RECTANGULAR CONNECTOR |
| SPB4 | RECTANGULAR CONNECTOR |
| SPB5 | RECTANGULAR CONNECTOR |
| SPBH5 | RECTANGULAR CONNECTOR |
| SPD16A1002AL13 | Thin Film Resistor Network Isolated and Bussed Circuits RoHS compliant available |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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| SPAKDSP303VL100 | 功能描述:IC DSP 24BIT 100MHZ 196-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:DSP563xx 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| SPAKDSP311VF150 | 功能描述:IC DSP 24BIT 196-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:DSP56K/Symphony 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點 接口:I²C，McASP，McBSP 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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