參數資料
型號： SPAKD56366PV120
廠商： MOTOROLA INC
元件分類： 數字信號處理
英文描述： 24-BIT, 120 MHz, OTHER DSP, PQFP144
封裝： TQFP-144
文件頁數： 136/147頁
文件大?。?/td> 2156K
代理商： SPAKD56366PV120
Specifications
Enhanced Serial Audio Interface Timing
MOTOROLA
DSP56366 Advance Information
2-59
ENHANCED SERIAL AUDIO INTERFACE TIMING
Table 2-22 Enhanced Serial Audio Interface Timing
No.
Characteristics1, 2, 3
Symbol
Expression
Min
Max
Cond-
ition4
Unit
430 Clock cycle5
tSSICC
4
× TC
33.3
—
i ck
ns
3
× TC
25.0
—
x ck
TXC:max[3*tc; t454]
27.2
—
x ck
431
Clock high period
For internal clock
—2
× TC 10.0
6.7
—
ns
For external clock
1.5
× TC
12.5
—
432
Clock low period
For internal clock
—2
× TC 10.0
6.7
—
ns
For external clock
1.5
× TC
12.5
—
433 RXC rising edge to FSR out (bl) high
——
—
37.0
22.0
x ck
i ck a
ns
434 RXC rising edge to FSR out (bl) low
——
—
37.0
22.0
x ck
i ck a
ns
435 RXC rising edge to FSR out (wr) high6
——
—
39.0
24.0
x ck
i ck a
ns
436 RXC rising edge to FSR out (wr) low6
——
—
39.0
24.0
x ck
i ck a
ns
437 RXC rising edge to FSR out (wl) high
——
—
36.0
21.0
x ck
i ck a
ns
438 RXC rising edge to FSR out (wl) low
——
—
37.0
22.0
x ck
i ck a
ns
439 Data in setup time before RXC (SCK in
synchronous mode) falling edge
——
0.0
19.0
—
x ck
i ck
ns
440 Data in hold time after RXC falling edge
——
5.0
3.0
—
x ck
i ck
ns
441 FSR input (bl, wr) high before RXC falling edge
6
——
23.0
1.0
—
x ck
i ck a
ns
442 FSR input (wl) high before RXC falling edge
——
1.0
23.0
—
x ck
i ck a
ns
443 FSR input hold time after RXC falling edge
——
3.0
0.0
—
x ck
i ck a
ns
444 Flags input setup before RXC falling edge
—
0.0
19.0
—
x ck
i ck s
ns
445 Flags input hold time after RXC falling edge
——
6.0
0.0
—
x ck
i ck s
ns
446 TXC rising edge to FST out (bl) high
——
—
29.0
15.0
x ck
i ck
ns
447 TXC rising edge to FST out (bl) low
——
—
31.0
17.0
x ck
i ck
ns
448 TXC rising edge to FST out (wr) high6
——
—
31.0
17.0
x ck
i ck
ns
449 TXC rising edge to FST out (wr) low6
——
—
33.0
19.0
x ck
i ck
ns
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