參數(shù)資料
型號(hào)： SC28L92A1B-S
廠商： NXP SEMICONDUCTORS
元件分類(lèi)： 微控制器/微處理器
英文描述： 2 CHANNEL(S), 1M bps, SERIAL COMM CONTROLLER, PQFP44
封裝： 10 X 10 MM, 1.75 MM HEIGHT, PLASTIC, SOT-307-2, QFP-44
文件頁(yè)數(shù)： 42/73頁(yè)
文件大?。?/td> 336K
代理商： SC28L92A1B-S
SC28L92_7
NXP B.V. 2007. All rights reserved.
Product data sheet
Rev. 07 — 19 December 2007
47 of 73
NXP Semiconductors
SC28L92
3.3 V/5.0 V Dual Universal Asynchronous Receiver/Transmitter
7.3.12 Interrupt Mask Register (IMR)
The programming of this register selects which bits in the ISR causes an interrupt output.
If a bit in the ISR is a logic 1 and the corresponding bit in the IMR is also a logic 1 the
INTRN output will be asserted. If the corresponding bit in the IMR is a zero, the state of
the bit in the ISR has no effect on the INTRN output. Note that the IMR does not mask the
programmable interrupt outputs OP3 to OP7 or the reading of the ISR.
Table 59.
IMR - Interrupt mask register (address 0x5) bit allocation
7
6
5
4
3
2
1
0
input port
change
break B
RxRDYB
FFULLB
TxRDYB
counter
ready
change
break A
RxRDYA
FFULLA
TxRDYA
Table 60.
IMR - Interrupt mask register (address 0x5) bit description
Bit
Symbol
Description
7
-
Input port change.
0 = not enabled
1 = enabled
6
-
Channel B change in break.
0 = not enabled
1 = enabled
5
RxRDYB
FFULLB
RxB interrupt.
0 = not enabled
1 = enabled
4
TxRDYB
TxB interrupt.
0 = not enabled
1 = enabled
3
-
Counter ready.
0 = not enabled
1 = enabled
2
-
Channel A change in break.
0 = not enabled
1 = enabled
1
RxRDYA
FFULLA
RxA interrupt.
0 = not enabled
1 = enabled
0
TxRDYA
TxA interrupt.
0 = not enabled
1 = enabled
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