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參數資料
| 型號： | PC8245 |
| 廠商： | Atmel Corp. |
| 英文描述： | Integrated Processor Family |
| 中文描述： | 綜合處理器系列 |
| 文件頁數： | 36/61頁 |
| 文件大?。?/td> | 429K |
| 代理商： | PC8245 |
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36
PC8245
2171D–HIREL–06/04
I
2
C AC Timing Specifications
Table 11 provides the I
2
C interface input AC timing specifications for the PC8245 at rec-
ommended operating conditions (see Table “Recommended Operating Conditions” on
page 12) with L
V
DD
= 3.3V
±
0.3V.
Notes:
1. Units for these specifications are in SDRAM_CLK units.
2. The actual values depend on the setting of the digital filter frequency sampling rate (DFFSR) bits in the frequency divider
register I2CFDR. Therefore, the noted timings in the above table are all relative to qualified signals. The qualified SCL and
SDA are delayed signals from what is seen in real time on the
I
2
C interface
bus. The qualified SCL, SDA signals are
delayed by the SDRAM_CLK clock times DFFSR times 2 plus 1 SDRAM_CLK clock. The resulting delay value is added to
the value in the table (where this note is referenced). See Figure 19 on page 39.
3. Timing is relative to the Sampling Clock (not SCL).
4. FDR[x] refers to the Frequency Divider Register I2CFDR bit x.
5. Input clock low and high periods in combination with the FDR value in the Frequency Divider Register (I2CFDR) determine
the maximum
I
2
C interface
input frequency. See Table 12.
Table 11.
I
2
C interface Input AC Timing Specifications
Number
Characteristics
Min
Max
Unit
Notes
1
Start condition hold time
4.0
–
CLKs
(1)(2)
2
Clock low period
(time before the PC8245 will drive SCL low as a
transmitting slave after detecting SCL low as driven
by an external master.)
8.0 + (16 x 2
FDR[4:2]
) x (5 -
4({FDR[5],FDR[1]} == b’10) -
3({FDR[5],FDR[1]} == b’11) -
2({FDR[5],FDR[1]} == b’00) -
1({FDR[5],FDR[1]} == b’01))
–
CLKs
(1)(2)(4)(5)
3
SCL/SDA rise time (from 0.5V to 2.4V)
–
1
ms
4
Data hold time
0
–
ns
(2)
5
SCL/SDA fall time (from 2.4V to 0.5V)
–
1
ms
6
Clock high period
(Time needed to either receive a data bit or
generate a START or STOP.)
5.0
–
CLKs
(1)(2)(5)
7
Data setup time
3.0
–
ns
(3)
8
Start condition setup time (for repeated start
condition only)
4.0
–
CLKs
(1)(2)
9
Stop condition setup time
4.0
–
CLKs
(1)(2)
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PDF描述 |
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