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參數(shù)資料
| 型號： | MT47H128M8HQ-187ELAT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 19/133頁 |
| 文件大?。?/td> | 9170K |
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SELF REFRESH
The SELF REFRESH command is initiated when CKE is LOW. The differential clock
should remain stable and meet tCKE specifications at least 1 × tCK after entering self
refresh mode. The procedure for exiting self refresh requires a sequence of commands.
First, the differential clock must be stable and meet tCK specifications at least 1 × tCK
prior to CKE going back to HIGH. Once CKE is HIGH (tCKE [MIN] has been satisfied
with three clock registrations), the DDR2 SDRAM must have NOP or DESELECT com-
mands issued for tXSNR. A simple algorithm for meeting both refresh and DLL require-
ments is used to apply NOP or DESELECT commands for 200 clock cycles before
applying any other command.
1Gb: x4, x8, x16 DDR2 SDRAM
SELF REFRESH
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
115
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| MT48LC32M4A2P-7ELIT:G | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
| MT55L512V18PF-6 | 512K X 18 ZBT SRAM, 3.5 ns, PBGA165 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HQ-25AT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-25EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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