參數(shù)資料
型號: MPC509
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: Highly Integrated, Low-Power, 32-Bit Microcontroller
中文描述: 32-BIT, RISC MICROCONTROLLER, PQFP16
文件頁數(shù): 39/300頁
文件大小: 3744K
代理商: MPC509
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MPC509
USER’S MANUAL
SIGNAL DESCRIPTIONS
Rev. 15 June 98
MOTOROLA
2-13
Timing Comments
Assertion/Negation — The AT[0:1] signals are address at-
tributes; they are updated at the start of the address phase
and maintained until the start of the next address phase.
High impedance — Coincides with negation of BB, provid-
ed no qualified bus grant exists.
2.5.2.10 Cycle Types (CT[0:3])
Output only
Module: EBI
State Meaning
Asserted/Negated — Cycle type signals. Indicate what type
of bus cycle the bus master is initiating. Refer to
Table 5-
14
in
SECTION 5 SYSTEM INTERFACE UNIT
for cycle
type encodings.
Timing Comments
Assertion/Negation — The CT[0:3] signals are address at-
tributes; they are updated at the start of the address phase
and maintained until the start of the next address phase.
High impedance — Coincides with negation of BB, provid-
ed no qualified bus grant exists.
2.5.3 Data Phase Signals
Depending on the state of the pipeline, the data phase starts either one clock cycle
after the address phase starts, or as soon as the previous data phase completes. The
data phase completes when it is terminated by transfer acknowledge (TA) or transfer
error acknowledge (TEA). If the cycle is a burst cycle, then multiple TA assertions are
required to terminate the data phase. Refer to
5.4.5.3 Data Phase
for additional infor-
mation on data phase signals.
2.5.3.1 Data Bus (DATA[0:31])
Input/output
Module: EBI
State Meaning
Asserted/Negated — Represents the state of data during a
read or write. 16-bit devices must reside on DATA[0:15].
32-bit devices reside on DATA[0:31].
Timing Comments
Assertion/negation — On write cycles, the SIU drives data
one clock after driving TS. The data is available until the
slave asserts TA.
During reads, the data must be available from the slave
with TA. The data bus is driven once for non-burst transac-
tions and four times for burst transactions.
High impedance — The pins are placed in a high-imped-
ance state during reads, or while the bus is idle, or when the
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參數(shù)描述
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