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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 8/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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2-74
PRELIMINARY
System Management Mode
Advanci ng the S tandar ds
System Management Mode
2-74
Current and Next IP Pointers
Included in the header information are the
Current and Next IP pointers. The Current IP
points to the instruction executing when the
SMI was detected and the Next IP points to the
instruction that will be executed after exiting
SMM.
Normally after an SMM routine is completed,
the instruction flow begins at the Next IP
address. However, if an I/O trap has occurred,
instruction flow should return to the Current IP
to complete the I/O instruction.
If SMM has been entered due to an I/O trap for
a REP INSx or REP OUTSx instruction, the
Current IP and Next IP fields contain the same
address.
If an entry into SMM mode was caused by an
I/O trap, the port address, data size and data
value associated with that I/O operation are
stored in the SMM header. Note that these
values are only valid for I/O operations. The I/O
data is not restored within the CPU when
executing a RSM instruction.
Under these circumstances the I and P bits, as
well as ESI/EDI field, contain valid information.
Also saved are the contents of debug register 7
(DR7), the extended flags register (EFLAGS),
and control register 0 (CR0).
If the S bit in the SMM header is set, the SMM
entry resulted from an SMINT instruction.
SMM Header Address Pointer
The SMM Header Address Pointer Register
(SMHR) (Figure 2-38) contains the 32-bit SMM
Header pointer. The SMHR address is dword
aligned, so the two least significant bits are
ignored.
The SMHR valid bit (bit 0) is cleared with every
write to ARR3 and during a hardware RESET.
Upon entry to SMM, the SMHR valid bit is
examined before the CPU state is saved into the
SMM memory space header. When the valid bit
is reset, the SMM header pointer will be calcu-
lated (ARR3 base field + ARR3 size field) and
loaded into the SMHR and the valid bit will be
set.
If the desired SMM header location is different
than the top of SMM memory space, as may be
the case when nesting SMI’s, then the SMHR
register must be loaded with a new value and
valid bit from within the SMI routine before
nesting is enabled.
The SMM memory space header can be relo-
cated using the new RDSHR and WRSHR
instructions.
Figure 2-38. SMHR Register
31
2
1
0
SMHR
Res
V
Table 2-37. SMHR Register Bits
BIT
POSITION
DESCRPTION
31 - 2
SMHR header pointer address.
1
Reserved
0
Valid Bit
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導(dǎo)體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝: |
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| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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