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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 60/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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3-30
PRELIMINARY
Functional Timing
Advanci ng the S tandar ds
Each time BRDY# is sampled asserted during
the burst cycle, a data transfer occurs. The
CPU reads the data and data parity busses and
assigns the data to an internally generated
burst address. Although the CPU internally
generates the burst address sequence, only the
first address of the burst is driven on the exter-
nal address bus. System logic must predict the
burst address sequence based on the first
address. Wait states may be added to any
transfer within a burst by delaying the asser-
tion of BRDY# by the desired number of
clocks.
The CPU checks even data parity for each of
the four transfers within the burst. If the CPU
detects an error, the parity check output
(PCHK#) asserts during the second clock fol-
lowing the BRDY# assertion of the data trans-
fer.
Figure 3-6 (Page 3-31) illustrates two non--
pipelined burst read cycles. The cycles shown
are the fastest possible burst sequences
(2-1-1-1). NA# must be negated for non-pipe-
lined operation as shown in the diagram.
Pipelined bus cycles are described later in this
chapter.
Figure 3-7 (Page 3-32) depicts a burst read
cycle with wait states. A 3-2-2-2 burst read is
shown.
3.3.3.2
Non-pipelined Burst
Read Cycles
The M II CPU uses burst read cycles to per-
form cache line fills. During a burst read cycle,
four 64-bit data transfers occur to fill one of
the CPU’s 32-byte internal cache lines. A
non-pipelined burst read cycle begins with
address and bus cycle definition information
driven on the bus during the first clock (T1
state) of the bus cycle. The CACHE# output is
always active during a burst read cycle and is
driven during the T1 clock.
The CPU then monitors the BRDY# input at
the end of the second clock (T2 state). If
BRDY# is asserted, the CPU reads the data and
data parity and also checks the KEN# input. If
KEN# is negated, the CPU terminates the bus
cycle as a single transfer cycle. If KEN# is
asserted, the CPU converts the cycle into a
burst (cache line fill) by continuing to sample
BRDY# at the end of each subsequent clock.
BRDY# must be asserted a total of four times to
complete the burst cycle.
WB/WT# is sampled at the same clock edge as
KEN#. In conjunction with PWT and the
on-chip configuration registers, WB/WT#
determines the MESI state of the cache line for
the current line fill.
相關(guān)PDF資料 |
PDF描述 |
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