參數(shù)資料
型號(hào)： MII-300GP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 300 MHz, MICROPROCESSOR, PGA296
封裝： SPGA, 296 PIN
文件頁(yè)數(shù)： 48/257頁(yè)
文件大小： 1234K
代理商： MII-300GP
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PRELIMINARY
3-19
3
Signal Descriptions
3.2.13 FPU Error Interface
The FPU interface signals FERR# and IGNNE#
are used to control error reporting for the
on-chip floating point unit. These signals are
typically used for a PC-compatible system
implementation. For other applications, FPU
errors are reported to the M II CPU core
through an internal interface.
Floating Point Error Status (FERR#) is an
active low output asserted by the M II CPU
when an unmasked floating point error occurs.
FERR# is asserted during execution of the FPU
instruction that caused the error. FERR# does
not float during bus hold states.
Ignore Numeric Error (IGNNE#) is an active
low input which forces the M II CPU to ignore
any pending unmasked FPU errors and allows
continued execution of floating point instruc-
tions. When IGNNE# is not asserted and an
unmasked FPU error is pending, the M II CPU
only executes the following floating point
instructions: FNCLEX, FNINIT, FNSAVE,
FNSTCW, FNSTENV, and FNSTSW#.
IGNNE# is ignored when the NE bit in CR0 is
set to a 1.
3.2.14 Power Management
Interface
The two power management signals (SUSP#,
SUSPA#) allow the M II CPU to enter and exit
suspend mode. The M II CPU also enters
suspend mode as the result of executing a
HALT instruction if the HALT bit is set in
CCR2. Suspend mode circuitry forces the M II
CPU to consume minimal power while main-
taining the entire internal CPU state.
Suspend Request (SUSP#) is an active low
input which requests that the M II CPU enter
suspend mode. After recognition of an active
SUSP# input, the M II CPU completes execu-
tion of the current instruction, any pending
decoded instructions and associated bus
cycles, issues a stop grant bus cycle, and then
asserts the SUSPA# output. SUSP# is ignored
following RESET and is enabled by setting the
SUSP bit in CCR2.
The Suspend Acknowledge (SUSPA#)
output indicates that the M II CPU has entered
low-power suspend mode as the result of
either assertion of SUSP# or execution of a
HALT instruction. SUSPA# remains asserted
until SUSP# is negated, or until an interrupt is
serviced if suspend mode was entered via the
HALT instruction. If SUSP# is asserted and
then negated prior to SUSPA# assertion,
SUSPA# may toggle state after SUSP# negates.
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PDF描述
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MJ10022 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE
MJ3000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
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