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參數(shù)資料
| 型號(hào)： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 43/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁當(dāng)前第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁
PRELIMINARY
3-15
3
Signal Descriptions
3.2.10 Cache Control
The cache control signals (EWBE#, FLUSH#,
KEN#, PCD, PWT, WB/WT#) are used to indi-
cate cache status and control caching activity.
External Write Buffer Empty (EWBE#) is an
active low input driven by the system to indi-
cate when there are no pending write cycles in
the external system. The M II CPU samples
EWBE# during write cycles (I/O and memory)
only. If EWBE# is not asserted, the processor
delays all subsequent writes to on-chip cache
lines in the “exclusive” or “modified” state until
EWBE# is asserted. Regardless of the state of
EWBE#, all writes to the on-chip cache are
delayed until any previously issued external
write cycle is complete. This ensures that
external write cycles occur in program order
and is referred to as “strong write ordering”. To
enhance performance, “weak write ordering”
may be allowed for specific address regions
using the Address Region Registers (ARRs) and
Region Control Registers (RCRs).
Cache Flush (FLUSH#) is a falling edge sensi-
tive input that forces the processor to
write-back all dirty data in the cache and then
invalidate the entire cache contents. FLUSH#
need only be asserted for a single clock but
must meet specified setup and hold times to
guarantee recognition at a particular clock
edge.
Once FLUSH# is sampled active, the M II CPU
begins the cache flush sequence after comple-
tion of the current instruction. External inter-
rupts and additional FLUSH# requests are
ignored while the cache flush is in progress.
However, cache inquiry cycles are permitted
during the flush sequence. The M II CPU issues
a special flush acknowledge cycle to indicate
completion of the flush sequence. If the
processor is in a halt or shutdown state,
FLUSH# is recognized and the M II CPU
returns to the halt or shutdown state following
completion of the flush sequence. If FLUSH# is
active at the falling edge of RESET, the
processor enters three state test mode.
Cache Enable (KEN#) is an active low input
which indicates that the data being returned
during the current cycle is cacheable. When the
M II CPU is performing a cacheable code fetch
or memory data read cycle and KEN# is
sampled asserted, the cycle is transformed into
a cache line fill (4 transfer burst cycle) or a
“1+4” cache line fill. KEN# is sampled with the
first asserted BRDY# or NA# for the cycle. I/O
accesses, locked reads, system management
memory accesses and interrupt acknowledge
cycles are never cached.
Page Cache Disable (PCD) is an active high
output that reflects the state of the PCD page
attribute bit in the page table entry or the
directory table entry. If paging is disabled or for
cycles that are not paged, the PCD pin is driven
low. PCD is masked by the cache disable (CD)
bit in CR0 (driven high if CD=1) and floats
during bus hold states.
Page Write Through (PWT) is an active high
output that reflects the state of the PWT page
attribute bit in the page table entry or the direc-
tory table entry. During non-paging cycles, and
while paging is disabled the PWT pin is driven
low. If PWT is asserted, PWT takes priority over
the WB/WT# input. If PWT is asserted for
either reads or writes, the cache line is saved in,
or remains in, the shared (write-through) state.
PWT floats during bus hold states.
相關(guān)PDF資料 |
PDF描述 |
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