參數(shù)資料
型號(hào)： MII-300GP
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, 300 MHz, MICROPROCESSOR, PGA296
封裝： SPGA, 296 PIN
文件頁(yè)數(shù)： 101/257頁(yè)
文件大小： 1234K
代理商： MII-300GP
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1-4
PRELIMINARY
Integer Unit
Advanci ng the S tandar ds
1.2.1 Pipeline Stages
The Instruction Fetch (IF) stage, shared by
both the X and Y pipelines, fetches 16 bytes of
code from the cache unit in a single clock
cycle. Within this section, the code stream is
checked for any branch instructions that could
affect normal program sequencing.
If an unconditional or conditional branch is
detected, branch prediction logic within the IF
stage generates a predicted target address for
the instruction. The IF stage then begins
fetching instructions at the predicted address.
The superpipelined Instruction Decode
function contains the ID1 and ID2 stages.
ID1, shared by both pipelines, evaluates the
code stream provided by the IF stage and
determines the number of bytes in each
instruction. Up to two instructions per clock
are delivered to the ID2 stages, one in each
pipeline.
The ID2 stages decode instructions and send
the decoded instructions to either the X or Y
pipeline for execution. The particular pipeline
is chosen, based on which instructions are
already in each pipeline and how fast they are
expected to flow through the remaining pipe-
line stages.
The Address Calculation function contains
two stages, AC1 and AC2. If the instruction
refers to a memory operand, the AC1 calcu-
lates a linear memory address for the instruc-
tion.
The AC2 stage performs any required memory
management functions, cache accesses, and
register file accesses. If a floating point instruc-
tion is detected by AC2, the instruction is sent
to the FPU for processing.
The Execute (EX) stage executes instructions
using the operands provided by the address
calculation stage.
The Write-Back (WB) stage is the last IU
stage. The WB stage stores execution results
either to a register file within the IU or to a
write buffer in the cache control unit.
1.2.2 Out-of-Order
Processing
If an instruction executes faster than the
previous instruction in the other pipeline, the
instructions may complete out of order. All
instructions are processed in order, up to the
EX stage. While in the EX and WB stages,
instructions may be completed out of order.
If there is a data dependency between two
instructions, the necessary hardware interlocks
are enforced to ensure correct program
execution. Even though instructions may
complete out of order, exceptions and writes
resulting from the instructions are always
issued in program order.
相關(guān)PDF資料
PDF描述
MJ10000 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ1000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ1001 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ10022 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE
MJ3000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MII400-12E4 功能描述:分立半導(dǎo)體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類(lèi)型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝:
MII-400GP 95MHZ2.2V 制造商:CYRIX 功能描述:
MII75-12A3 功能描述:分立半導(dǎo)體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類(lèi)型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝:
MI-IAM 制造商:VICOR 制造商全稱(chēng):Vicor Corporation 功能描述:Military Input Attenuator Modules
MIIC5271 制造商:MICREL 制造商全稱(chēng):Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR
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