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參數(shù)資料
| 型號(hào)： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 53/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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3-24
PRELIMINARY
Functional Timing
Advanci ng the S tandar ds
3.3.2
Bus State Definition
The M II CPU bus controller supports non-pipelined and pipelined operation as well as single
transfer and burst bus cycles. During each CLK period, the bus controller exists in one of six
states as listed in Table 3-11. Each of bus state and its associated state transitions are illustrated
in Figure 3-3, (Page 3-25) and listed in Table 3-12, (Page 3-26).
Table 3-11. M II CPU Bus States
STATE
NAME
DESCRIPTION
Ti
Idle Clock
During Ti, no bus cycles are in progress. BOFF# and RESET force the bus
to the idle state. The bus is always in the idle state while HLDA is active.
T1
First Bus Cycle Clock
During the first clock of a non-pipelined bus cycle, the bus enters the T1
state. ADS# is asserted during T1 along with valid address and bus cycle
definition information.
T2
Second and Subsequent
Bus Cycle Clock
During the second clock of a non-pipelined bus cycle, the bus enters the
T2 state. The bus remains in the T2 state for subsequent clocks of the bus
cycle as long as a pipelined cycle is not initiated. During T2, valid data is
driven during write cycles and data is sampled during reads. BRDY# is
also sampled during T2. The bus also enters the T2 state to complete bus
cycles that were initiated as pipelined cycles but complete as the only
outstanding bus cycle.
T12
First Pipelined Bus Cycle
Clock
During the first clock of a pipelined cycle, the bus enters the T12 state.
During T12, data is being transferred and BRDY# is sampled for the
current cycle at the same time that ADS# is asserted and address/bus cycle
definition information is driven for the next (pipelined) cycle.
T2P
Second and Subsequent
Pipelined Bus Cycle Clock
During the second and subsequent clocks of a pipelined bus cycle where
two cycles are outstanding, the bus enters the T2P state. During T2P, data
is being transferred and BRDY# is sampled for the current cycle. However,
valid address and bus cycle definition information continues to be driven
for the next pipelined cycle.
Td
Dead Clock
The bus enters the Td state if a pipelined cycle was initiated that requires
one idle clock to turn around the direction of the data bus. Td is required
for a read followed immediately by a pipelined write, and for a write
followed immediately by a pipelined read.
相關(guān)PDF資料 |
PDF描述 |
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