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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 198/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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2-14
PRELIMINARY
System Register Set
Advanci ng the S tandar ds
Table 2-4.
CR0 Bit Definitions
BIT
POSITION
NAME
FUNCTION
0
PE
Protected Mode Enable: Enables the segment based protection mechanism. If PE=1, protected
mode is enabled. If PE=0, the CPU operates in real mode and addresses are formed as in an
8086-style CPU.
1
MP
Monitor Processor Extension: If MP=1 and TS=1, a WAIT instruction causes Device Not Avail-
able (DNA) fault 7. The TS bit is set to 1 on task switches by the CPU. Floating point instruc-
tions are not affected by the state of the MP bit. The MP bit should be set to one during normal
operations.
2
EM
Emulate Processor Extension: If EM=1, all floating point instructions cause a DNA fault 7.
3
TS
Task Switched: Set whenever a task switch operation is performed. Execution of a floating
point instruction with TS=1 causes a DNA fault. If MP=1 and TS=1, a WAIT instruction also
causes a DNA fault.
4
1
Reserved: Do not attempt to modify.
5
NE
Numerics Exception. NE=1 to allow FPU exceptions to be handled by interrupt 16. NE=0 if
FPU exceptions are to be handled by external interrupts.
16
WP
Write Protect: Protects read-only pages from supervisor write access. WP=0 allows a read-only
page to be written from privilege level 0-2. WP=1 forces a fault on a write to a
read-only page from any privilege level.
18
AM
Alignment Check Mask: If AM=1, the AC bit in the EFLAGS register is unmasked and allowed
to enable alignment check faults. Setting AM=0 prevents AC faults from occurring.
29
NW
Not Write-Back: If NW=1, the on-chip cache operates in write-through mode. In write-through
mode, all writes (including cache hits) are issued to the external bus. If NW=0, the on-chip
cache operates in write-back mode. In write-back mode, writes are issued to the external bus
only for a cache miss, a line replacement of a modified line, or as the result of a cache inquiry
cycle.
30
CD
Cache Disable: If CD=1, no further cache line fills occur. However, data already present in the
cache continues to be used if the requested address hits in the cache. Writes continue to update
the cache and cache invalidations due to inquiry cycles occur normally. The cache must also be
invalidated to completely disable any cache activity.
31
PG
Paging Enable Bit: If PG=1 and protected mode is enabled (PE=1), paging is enabled. After
changing the state of PG, software must execute an unconditional branch instruction (e.g., JMP,
CALL) to have the change take effect.
Table 2-5. Effects of Various Combinations of EM, TS, and MP Bits
CR0 BIT
INSTRUCTION TYPE
EM
TS
MP
WAIT
ESC
0
Execute
0
1
Execute
0
1
0
Execute
Fault 7
0
1
Fault 7
1
0
Execute
Fault 7
1
0
1
Execute
Fault 7
1
0
Execute
Fault 7
1
Fault 7
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
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