參數(shù)資料
型號： MFC2000
廠商： Electronic Theatre Controls, Inc.
英文描述： Multifunctional Peripheral Controller 2000
中文描述： 2000年多功能外設(shè)控制器
文件頁數(shù)： 392/426頁
文件大小： 2133K
代理商： MFC2000
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MFC2000 Multifunctional Peripheral Controller 2000
Hardware Description
24-6
Conexant
100723A
Address:
Deferred Write Low
Address
(DefWrLoAddr)
$01FF82AF
Address:
Deferred Write Low
Address
(DefWrLoAddr)
$01FF82AE
Bit 15
Deferred
Write
Address [15]
Bit 14
Deferred
Write
Address [14]
Bit 13
Deferred
Write
Address [13]
Bit 12
Deferred
Write
Address [12]
Bit 11
Deferred
Write
Address [11]
Bit 10
Deferred
Write
Address [10]
Bit 9
Deferred
Write
Address [9]
Bit 8
Deferred
Write
Address [8]
Default:
Rst. Value
00h
Read Value
00h
Bit 7
Deferred
Write
Address [7]
Bit 6
Deferred
Write
Address [6]
Bit 5
Deferred
Write
Address [5]
Bit 4
Deferred
Write
Address [4]
Bit 3
Deferred
Write
Address [3]
Bit 2
Deferred
Write
Address [2]
Bit 1
Deferred
Write
Address [1]
Bit 0
Deferred
Write
Address [0]
Default:
Rst Value
00h
Read Value
00h
Bit 15-0
Deferred Write Address [15:0]
These sixteen bits, in conjunction with the seven bits of the Deferred
Write High Address register, make up the deferred write address. It is
a halfword address, not a byte address.
Notes
:
3. The deferred write address is a halfword address in the
Countach
Bus Subsystem address
space.
Countach
DRAM address space is $000000–$3FFFFF and
Countach
Subsystem
scratch pad address space is $400000–$4001FF.
4. Writing this register begins the deferred access operation. This register must be the last one
written when initiating a deferred write access.
5. During a deferred write access, all deferred registers are locked out from ARM writes.
6.
When the deferred write access completes, an interrupt is generated via the
Countach
DMA
Done bit in the ARM Bus Interface Interrupt Status register.
Address:
Deferred Read Data
(R)
(DefRdData)
$01FF82B1
Address:
Deferred Read Data
(R)
(DefRdData)
$01FF82B0
Bit 15
Deferred
Read Data
[15] (R)
Bit 14
Deferred
Read Data
[14] (R)
Bit 13
Deferred
Read Data
[13] (R)
Bit 12
Deferred
Read Data
[12] (R)
Bit 11
Deferred
Read Data
[11] (R)
Bit 10
Deferred
Read Data
[10] (R)
Bit 9
Deferred
Read Data
[9] (R)
Bit 8
Deferred
Read Data
[8] (R)
Default:
Rst. Value
00h
Read Value
00h
Bit 7
Deferred
Read Data
[7] (R)
Bit 6
Deferred
Read Data
[6] (R)
Bit 5
Deferred
Read Data
[5] (R)
Bit 4
Deferred
Read Data
[4] (R)
Bit 3
Deferred
Read Data
[3] (R)
Bit 2
Deferred
Read Data
[2] (R)
Bit 1
Deferred
Read Data
[1] (R)
Bit 0
Deferred
Read Data
[0] (R)
Default:
Rst Value
00h
Read Value
00h
Bit 15-0
Deferred Read Data
This read-only register contains the deferred read data at the
completion of a deferred read access operation. Its contents are valid
when the
Countach
DMA Done bit in the ARM Bus Interface Interrupt
Status register is set.
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