參數(shù)資料
型號： MFC2000
廠商： Electronic Theatre Controls, Inc.
英文描述： Multifunctional Peripheral Controller 2000
中文描述： 2000年多功能外設(shè)控制器
文件頁數(shù)： 108/426頁
文件大?。?/td> 2133K
代理商： MFC2000
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MFC2000 Multifunctional Peripheral Controller 2000
Hardware Description
4-78
Conexant
100723A
Each of the DMA channels, its function, and its characteristics are provided in Table 4-17.
Table 4-17. DMA Channel Functions and Characteristics
DMA
Channel
Function
Characteristics
0
1
USB data to/from memory for
PC print, PC fax TX, PC Fax
RX, PC scan
DMA Block Size Limit with CPU Interrupt via PIO/USB Interrupt,
4 logical DMA Channels, DMA address and Block Size double buffered, each Read/Write
selectable, halfword DMA data access only.
1
External DMA access only.
Normal and delayed ACK, Read/Write selectable, byte and halfword DMA data access
selectable.
2
External DMA Request only
Bit Rotation Access
(Output)
Address Jump Control, DMA Block Size Limit with Interrupt to IRQ Controller, Burst Mode,
Double Buffered Control Registers
Read/Write, External Request (Generates a DisDrive to disable the Bus IF output drivers to
for external memory writes.) External Request to the DMA controller may be delayed from
1 to 2 clocks for synchronization.
3
Bit Rotation Access (Input)
Address Jump Control (Controlled by Bit Rotation Block see table4.8.2-1)
Read Only, Internal Request. (MAS is always set to word)
4
Countach to ARM Memory
(c2a)
Data write only, halfword DMA data access only
5
ARM Memory to Countach
(a2c)
Data read only, DMA Block Size Limit (16 kB), Interrupt to IRQ Controller
halfword DMA data access only.
6
Read/Write T4 Uncoded data
from/to Line Buffer to/from T4
Logic
Throttle Control
Read/Write, Internal Request
(MAS is always set to word)
7
Read T.4 Reference Line from
the Line Buffer to T.4 logic
Read Only, Internal Request
(MAS is always set to word)
8
T4 Resolution Converted data,
Line Buffer Access
Disable Address Count for read modify write
Read/Write, Internal Request, Read Modify Write Control
(MAS is always set to word)
9
Bi-level resolution conversion
logic
DMA Block Size Limit. Interrupt to IRQ Controller
(MAS is always set to word)
10
Read/Write T4 Coded data
from/to Page Memory to/from
T4 Logic
Throttle control
Address Block Size Limit, Interrupt to IRQ Controller
Read/Write, Internal Request
(MAS is always set to word)
11
P1284 to Memory
DMA Block Size Limit with CPU Interrupt via PIO Interrupt,
Read/Write (Control Bit), Internal Request
12
Memory to P1284
DMA Block Size Limit with CPU Interrupt via PIO Interrupt,
Read/Write (Control Bit), Internal Request
(MAS is always set to word)
Notes:
1.
DMA Channel 0 has the highest priority.
2.
"AD" means address.
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