參數(shù)資料
型號： MFC2000
廠商： Electronic Theatre Controls, Inc.
英文描述： Multifunctional Peripheral Controller 2000
中文描述： 2000年多功能外設控制器
文件頁數(shù)： 106/426頁
文件大?。?/td> 2133K
代理商： MFC2000
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MFC2000 Multifunctional Peripheral Controller 2000
Hardware Description
4-76
Conexant
100723A
4.6.4 Register Description
Address:
NANDFlash
(NANDFLSH)
00C00001h
Bit 7
(Not Used)
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Default:
Rst. Value
xxh
Read Value
00h
Default:
Rst. Value
xxh
Read Value
00h
Address:
NANDFlash
(NANDFLSH)
00C00000h
Bit 7
Reading this location activates the FRDn signal. Writing to this location activates the FWRn signal. No
physical register exists for this location.
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Register description:
This register is the IO address space for the NAND type flash. Reading this register
activates the FRDn signal. Writing to this register activates the FWRn signal. FCLE, FALE, and FRDY must be
setup through the GPIO pins and FCSn[1:0] must be setup through the FlashCtrl register prior to accessing the
NANDFlash register. FCLE, FALE, and FRDY must be cleared through the GPIO pins and FCSn[1:0] must be
cleared through the FlashCtrl register after the register access.
Data written to this register is output on the data bus. When reading this register the flash memory data is placed
on the internal CPU bus. The
NANDFlash
register is only an address location; no register actually exists.
4.7 DMA Controller
4.7.1 General Description
The AMFPC is equipped with thirteen physically arbitrated DMA Channels assigned to either internal or
external requests.
Each channel provides its own 26-bit address for data access
The DMA channel address registers are made up of
two programmable half word read/write registers, making
up a 26-bit counter (64MB).
Minimum DMA acknowledge delay is 2 System Clocks.
Maximum DMA acknowledge delay depends on the number of pending higher priority DMA requests and the
length of associated bus cycles including wait states and halt states due to DMA/DRAM refresh cycle
collisions.
Channel Specific Unique Features
Double Buffered Address and Block Size
This channel is equipped with a double buffered DMA address counter and Block Size register.
This
allows firmware to set up the DMA address and Block Size values for the next block access while the
current one is active.
When the DMA channel reaches it’s Block Size limit it issues an interrupt, and if a
new value has been written into the buffers (Buffer Loaded Flag is set),
this value is transferred to the
address counter and/or Block Size register.
The interrupt is cleared upon writing to the Block Size Buffer
register.
DMA Block Size
An Access Block Size Counter is available to limit the number of DMA access in a given block.
Once this
counter is set, it will keep track of the number of DMA access.
Once the limit has been reached a CPU
interrupt will be set and no further accesses will be allowed until the register is reset. The IRQDMA is
activated at the falling edge of DMAACK.
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