參數(shù)資料
型號(hào)： MFC2000
廠商： Electronic Theatre Controls, Inc.
英文描述： Multifunctional Peripheral Controller 2000
中文描述： 2000年多功能外設(shè)控制器
文件頁(yè)數(shù)： 120/426頁(yè)
文件大?。?/td> 2133K
代理商： MFC2000
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MFC2000 Multifunctional Peripheral Controller 2000
Hardware Description
4-90
Conexant
100723A
Address:ch2csbbs
DMA Ch2 Buffered
Transfer Block Size
Reg.
(DMA2BfBlockSize)
$xx81B7
Address:ch2csbbs
DMA Ch2 Buffered
Transfer Block Size
Low Byte Reg.
(DMA2BfBlockSizeLo)
$xx81B6
Bit 15
Ch2
Enable = 1
Bit 14
Not Used
Bit 13
Not Used
Bit 12
Not Used
Bit 11
Not Used
Bit 10
Not Used
Bit 9
Upper two bits of the Block
Size counter
Bit 8
Default:
Rst. Value
00h
Read
Value 00h
Bit 7
Low Byte Value for the External DMA Block Size Counter
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Default:
Rst. Value
00h
Read
Value 00h
DMA Channel 2 Buffered Block Size Limit Counter
block size of DMA channel 2 (1/2 Words)
Unlimited block size (block size =
∞
):
bit[7:0] of the DMA2BlockSize register = 00h
bit[9:8] of the DMA2BlockSize register = 00b.
Limited block size (block size = 1 - 1023)
The first transfer block size and the starting address must be set up in the DMA2BlkSize and DMA2 address
registers. The second transfer block size and the starting address must be set up in the DMA2BufBlkSize and
DMA2 buffered address registers. Then, Firmware only needs to update the DMA2BufBlkSize and DMA2
buffered address registers when the DMA channel 2 interrupt occurs. This allows preloading of the next block
size and starting address before the DMA operation for the current block has completed.
The Buffered Block Size will be down loaded into the Block Size Counter when the current Block Size is
reached and a new value has been written into this buffered block size register. Writing to this register will
also clear the DMA channel 2 interrupt.
The block size can be written into the DMA2BufBlkSize register only when the value of bit 15 in the
DMA2BlkSize register is set to 0.
Address: chcsbl[2]
Bit 15
DMA Ch2 Buffered
Low Counter
(DMA2Cntblo)
$xx818D
Address: chcsbl[2]
Bit 7
DMA Ch2 Buffered
Low Counter
(DMA2Cntblo)
$xx818C
Bit 14
DMAB2
Addr.
Bit 14
Bit 13
DMAB2
Addr.
Bit 13
Bit 12
DMAB2
Addr.
Bit 12
Bit 11
DMAB2
Addr.
Bit 11
Bit 10
DMAB2
Addr.
Bit 10
Bit 9
DMAB2
Addr.
Bit 9
Bit 8
DMAB2
Addr.
Bit 8
Default:
Rst. Value
00h
Read
Value 00h
Default:
Rst. Value
00h
Read
Value 00h
DMAB2
Addr.
Bit 15
Bit 6
DMAB2
Addr.
Bit 6
Bit 5
DMAB2
Addr.
Bit 5
Bit 4
DMAB2
Addr.
Bit 4
Bit 3
DMAB2
Addr.
Bit 3
Bit 2
DMAB2
Addr.
Bit 2
Bit 1
DMAB2
Addr.
Bit 1
Bit 0
DMAB2
Addr.
Bit 0
DMAB2
Addr.
Bit 7
DMA Channel 2 Lower Buffered Address Counter Value
The Buffered Address Counter Value will be down loaded into the Address Counter when the current Block
Size is reached and a new value has been written into this register.
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PDF描述
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