參數(shù)資料
型號： MFC2000
廠商： Electronic Theatre Controls, Inc.
英文描述： Multifunctional Peripheral Controller 2000
中文描述： 2000年多功能外設控制器
文件頁數(shù)： 271/426頁
文件大?。?/td> 2133K
代理商： MFC2000
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Hardware Description
MFC 2000 Multifunctional Peripheral Controller 2000
100723A
Conexant
14-5
Bit 0:
Flush the code word.
The Flush CW bit is only valid during MMR compression mode. Writes
to this bit are ignored when coding/decoding is in progress, or when
decompression is selected. When the Flush CW bit is set at the end of
coding a line, it causes any data in the active T4Data FIFO to be filled
in order to make a complete halfword which can then be read by the
CPU or DMA controller. The fill bits are the opposite value of the last
CW bit, unless the non-inverted flush bit in the T4Config register is set.
In this case, the data is flushed with zeros. One halfword is always
output when the flush bit is set even if the last CW is already halfword
aligned.
Address
Bit 15
T4 Datax
DMA Page
Boundary
Bit 14
T4 Datax
FIFO DMA
Acknowledge
Bit 13
T4 Datax
FIFO DMA
Request
Bit 12
Write
T4Datax
FIFO Ready
Bit 11
Read
T4Datax
FIFO Ready
Bit 10
Write
Uncoded
FIFO Ready
Bit 9
Bit 8
Default
Rst. Value
00h
Read Value
00h
T4 Status
(T4Status)
$01FF8174 (R)
Read
Uncoded
FIFO
Ready
Write
Reference
FIFO
Ready
Address
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Default
Rst. Value
00h
Read Value
00h
T4 Status
(T4Status)
$01FF8175 (R)
EOL
Condition
Tag Bit
non-
Consecutive
EOL/
MMREOL
Line Error
Line Error Type
All White
Line
Bit 15:
This a copy of the hardware signal from the DMA channel indicating
when the DMA block size has been reached and is used by the FIFO
to prevent its DMA request from being asserted if Smart EOL
Operation has been enabled via the T4 Configuration register.
This is a copy of the hardware signal from the DMA channel indicating
a DMA transfer is in progress.
This is a copy of the hardware signal to the DMA channel indicating
the desire to initiate a DMA transfer.
The WrT4DataFIFORdy bit is set during decompression mode when
the active T4Data FIFO is not full and is cleared when the FIFO is full.
The RdT4DataFIFORdy bit is set when compressed data is available
in the active T4Data FIFO. This bit is cleared when there is no data
available.
The WrUncodedFIFORdy bit is set during compression mode when
the Uncoded Line FIFO is not full and is cleared when the FIFO is full.
The RdUncodedFIFORdy bit is set when uncompressed data is
available in the Uncoded Line FIFO. This bit is cleared when there is
no data available.
The WrRefFIFORdy bit is set during either MR/MMr compression or
decompression mode when the Reference Line FIFO is not full and is
cleared when the FIFO is full.
Bit 14:
Bit 13:
Bit 12:
Bit 11:
Bit 10:
Bit 9:
Bit 8:
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