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參數(shù)資料
| 型號： | EC000UM |
| 英文描述： | EC000 Core User＇s Manual (SCM68000) |
| 中文描述： | EC000核心用戶手冊（SCM68000） |
| 文件頁數(shù)： | 6/145頁 |
| 文件大小： | 829K |
| 代理商： | EC000UM |
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Exception Processing
4-18
EC000 CORE PROCESSOR USER’S MANUAL
MOTOROLA
4.3.1.2 INITIALIZING THE SCM68000 FOR SIMULATION. To simulate the SCM68000
properly, the initialization procedure differs slightly from the actual part. This difference is
necessary to correctly start the test clock (TESTCLK). Both HALTIB and RESETIB must be
asserted for at least 10 clock cycles. The TEST signal must be asserted for at least two clock
cycles while HALTIB and RESETIB are asserted and must be negated at least two clock
cycles before HALTIB and RESETIB are negated. Figure 4-13 shows the timing for initializ-
ing the SCM68000 for simulation.
If the SCM68000 has been properly reset during simulation, the TESTCLK signal will pulse
with a period equal to ten SCM68000 clock periods. The period will consist of six SCM68000
clock periods in the low position and four SCM68000 clock periods in the high position.
Figure 4-12. RESETOB Timing Diagram
CLKI
FC2–FC0
A31–A0
ASB
UDSB/LDSB
RWB
DTACKB
D15–D0
RESETOB
ERWB
DOEB
AOEB
RMCB
SIZ1–SIZ0
TSCAE
DSB
COEB
S7 S0 S1 S2 S3
S4 S5 S6
RESET INSTRUCTION (132 CLOCK CYCLES)
124 CLOCK CYCLES
S7
S4 S5 S6
S0 S1
F
re
e
sc
a
le
S
e
m
ic
o
n
d
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c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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