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參數(shù)資料
| 型號： | EC000UM |
| 英文描述： | EC000 Core User＇s Manual (SCM68000) |
| 中文描述： | EC000核心用戶手冊（SCM68000） |
| 文件頁數(shù)： | 126/145頁 |
| 文件大?。?/td> | 829K |
| 代理商： | EC000UM |
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Bus Operation
3-40
EC000 CORE PROCESSOR USER’S MANUAL
MOTOROLA
cycle preceded by a write cycle; this value is the maximum hold time for a logic low on
RWB beyond the initiation of the read cycle. The TSCAE signal is driven to a logic high.
Parameter #C6 defines the delay from the rising edge of the clock to the assertion of
TSCAE.
STATE 1
Entering S1, a low period of the clock, TSCAE is driven to a logic low. During a write, the
ERWB signal is driven to a logic low with an assertion delay defined by parameter #C3.
STATE 2
On the rising edge of S2, a high period of the clock, ASB is asserted. During a read cycle,
UDSB, LDSB, and DSB are also asserted at this time. Parameter #9 defines the assertion
delay for these signals. For a write cycle, the RWB signal is driven to a logic low with a
delay defined by parameter #20.
Figure 3-34. Synchronous Write Cycle
A31–A0
UDSB and/or LDSB
RWB
ASB
CLKI
DTACKB
6
9
S0
S1
S2
S3
S4
S5
S6
S7
S0
18
47
D15–D0
6A
FC2–FC0
and DSB
28
12
20
23
53
ERWB
TSCAE
C6
C3
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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