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參數(shù)資料
| 型號： | UPD78F0394GC-8EA-A |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 518/682頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 48KB FLASH |
| 標準包裝： | 400 |
| 系列： | 78K0/Lx2 |
| 核心處理器： | 78K/0 |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | 3 線 SIO，I²C，LIN，UART/USART |
| 外圍設備： | LCD，LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 40 |
| 程序存儲器容量： | 48KB（48K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-LQFP |
| 包裝： | 托盤 |
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CHAPTER 24 POWER-ON-CLEAR CIRCUIT
User’s Manual U17473EJ2V0UD
563
Figure 24-2. Timing of Generation of Internal Reset Signal by Power-on-Clear Circuit
and Low-Voltage Detector (1/2)
(1) In 1.59 V POC mode (option byte: POCMODE = 0)
Note 3
Internal high-speed
oscillation clock (fRH)
High-speed
system clock (fXH)
(when X1 oscillation
is selected)
Starting oscillation is
specified by software.
VPOC = 1.59 V (TYP.)
VLVI
Operation
stops
Wait for voltage
stabilization
(1.93 to 5.39 ms)
Normal operation
(internal high-speed
oscillation clock)Note 4
Operation stops
Reset period
(oscillation
stop)
Reset period
(oscillation
stop)
Wait for oscillation
accuracy stabilization
(86 to 361 s)
Normal operation
(internal high-speed
oscillation clock)Note 4
Starting oscillation is
specified by software.
Starting oscillation is
specified by software.
CPU
0 V
Supply voltage
(VDD)
1.8 VNote 1
Wait for voltage
stabilization
(1.93 to 5.39 ms)
Normal operation
(internal high-speed
oscillation clock)Note 4
0.5 V/ms (MIN.)
Note 2
Set LVI to be
used for reset
Set LVI to be
used for reset
Set LVI to be
used for interrupt
Internal reset signal
Reset processing (11 to 45 s)
μ
Reset processing (11 to 45 s)
μ
Reset processing (11 to 45 s)
μ
Notes 1.
The operation guaranteed range is 1.8 V
≤ VDD ≤ 5.5 V. To make the state at lower than 1.8 V reset
state when the supply voltage falls, use the reset function of the low-voltage detector, or input the low
level to the RESET pin.
2.
If the voltage rises to 1.8 V at a rate slower than 0.5 V/ms (MIN.) on power application, input a low level
to the RESET pin after power application and before the voltage reaches 1.8 V, or set the 2.7 V/1.59 V
POC mode by using an option byte (POCMODE = 1).
3.
The internal voltage stabilization time includes the oscillation accuracy stabilization time of the internal
high-speed oscillation clock.
4.
The internal high-speed oscillation clock and a high-speed system clock or subsystem clock can be
selected as the CPU clock. To use the X1 clock, use the OSTC register to confirm the lapse of the
oscillation stabilization time. To use the XT1 clock, use the timer function for confirmation of the lapse
of the stabilization time.
Caution
Set the low-voltage detector by software after the reset status is released (see CHAPTER 25
LOW-VOLTAGE DETECTOR).
Remark
VLVI: LVI detection voltage
VPOC: POC detection voltage
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