參數(shù)資料
型號(hào)： T7633
廠商： Lineage Power
英文描述： Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器)
中文描述： 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器）
文件頁(yè)數(shù)： 33/248頁(yè)
文件大?。?/td> 1459K
代理商： T7633
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Advance Data Sheet
May 1998
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
23
Lucent Technologies Inc.
Pin Information
(continued)
Table 1. Pin Descriptions
(continued)
* I
U
indicates an internal pull-up.
Pin
Symbol
Type
*
Description
C1
124
C2
58
TCHIDATA
O
Transmit CHI Data.
Serial output system data at 2.048 Mbits/s,
4.096 Mbits/s, or 8.192 Mbits/s. This port is forced into a high-
impedance state for all inactive time slots.
Transmit CHI Data B.
Serial output system data at 2.048 Mbits/s,
4.096 Mbits/s, or 8.192 Mbits/s. This port is forced into a high-
impedance state for all inactive time slots.
Divided-Down Receive Line Clock.
8 kHz clock signal derived from
the recovered receive line interface unit clock or the RLCK input
signal.
Divided-Down CHI Clock.
8 kHz clock signal derived from the
transmit CHI CLOCK input signal.
Error Phase-Lock Loop Signal.
The error signal proportional to the
phase difference between DIV-TCHICK and DIV-RLCK as detected
from the internal PLL circuitry (refer to the Phase-Lock Loop Circuit
section on page 122).
Transmit Framer Frame Sync.
This signal is the 8 kHz frame
synchronization pulse in the transmit framer. This signal is active-high.
Transmit Framer Signaling Superframe Sync.
This signal is the
CEPT signaling superframe (multiframe) synchronization pulse in the
transmit framer. This signal is active-high.
Transmit Framer CRC-4 Multiframe Sync.
This signal is the CEPT
CRC-4 submultiframe synchronization pulse in the transmit framer.
This signal is active-high.
Transmit Facility Data Link Clock.
In DS1-DDS with data link
access, this is an 8 kHz clock signal; otherwise, 4 kHz. The transmit
frame latches data link bits on the falling edge of TFDLCK.
Transmit Facility Data Link.
Optional serial input facility data link bit
stream inserted into the transmit line data stream by the transmit
framer. In DS1-DDS with data link access, this is an 8 kbits/s signal;
otherwise, 4 kbits/s. In the CEPT frame format, TFDL can be
programmed to one of the Sa bits of the NOT-FAS frame time slot 0.
Receive Concentration Highway Interface (CHI) Clock.
2.048 MHz,
4.096 MHz, 8.192 MHz, or 16.384 MHz. This clock must be free of
jitter.
Receive CHI Frame Sync.
Receive CHI 8 kHz frame synchronization
pulse phase-locked to RCHICK.
Receive CHI Data.
Serial input system data at 2.048 Mbits/s,
4.096 Mbits/s, or 8.192 Mbits/s.
Receive CHI Data B.
Serial input system data at 2.048 Mbits/s,
4.096 Mbits/s, or 8.192 Mbits/s.
123
59
TCHIDATAB
O
122
60
DIV-RLCK
O
121
61
DIV-TCHICK
O
120
62
TCHICK-EPLL
O
119
63
TFS
O
118
64
TSSFS
O
117
65
TCRCMFS
O
116
66
TFDLCK
O
115
67
TFDL
I
114
68
RCHICK
I
113
69
RCHIFS
I
112
70
RCHIDATA
I
111
71
RCHIDATAB
I
相關(guān)PDF資料
PDF描述
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T7645146 制造商:COOPER INDUSTRIES 功能描述:CC ACCESYS / #7350 3/8 Quick Link Steel Zinc Plated UPC Tagged
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