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參數(shù)資料
| 型號： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 112/248頁 |
| 文件大?。?/td> | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
102
Lucent Technologies Inc.
Alarms and Performance Monitoring
(continued)
Line Test Patterns
Test patterns may be transmitted to the line through either register FRM_PR20 or register FRM_PR29. Only one of
these sources may be active at the same time. Signaling must be inhibited while sending these test patterns.
Transmit Line Test Patterns—Using Register FRM_PR20
The transmit framer can be programmed through register FRM_PR20 to transmit various test patterns. These test
patterns, when enabled, overwrite the received CHI data. The test patterns available using register FRM_PR20
are:
1.
The unframed-AIS pattern which consists of a continuous bit stream of 1s (. . . 111111 . . .) enabled by setting
register FRM_PR20 bit 0 to 1.
2.
The unframed-auxiliary pattern which consists of a continuous bit stream of alternating 1s and 0s (. . .
10101010 . . .) enabled by setting register FRM_PR20 bit 1 to 1.
3.
The quasi-random test signal, enabled by setting register FRM_PR20 bit 3 to 1, which consists of:
A. A pattern produced by means of a twenty stage shift register with feedback taken from the 17th and 20th
stages via an exclusive-OR gate to the first stage. The output is taken from the 20th stage and is forced to
a 1 state whenever the next 14 stages (19 through 6) are all 0. The pattern length is 1,048,575 or
2
20
– 1 bits. This pattern is described in detail in AT&T Technical Reference 62411 [5] Appendix and
illustrated in Figure 41.
B. Valid framing bits.
C. Valid transmit facility data link (TFDL) bit information.
D. Valid CRC bits.
5-3915(F).dr.1
Figure 41. 20-Stage Shift Register Used to Generate the Quasi-Random Signal
4.
The pseudorandom test pattern, enabled by setting register FRM_PR20 bit 2 to 1, which consists of:
A. A 2
15
– 1 pattern inserted in the entire payload (time slots 1—24 in DS1 and time slots 1—32 in CEPT), as
described by ITU Rec. 0.151 and illustrated in Figure 42.
B. Valid framing pattern.
C. Valid transmit facility data link (TFDL) bit data.
D. Valid CRC bits.
D
D-TYPE FLIP-FLOPS
#1
D
D
#2
#17
D
#18
D
D
#19
#20
A
B
C
XOR
#6
#19
NOR
#20
QUASI-RANDOM TEST OUTPUT
OR
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