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參數(shù)資料
| 型號： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 30/248頁 |
| 文件大小： | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
20
Lucent Technologies Inc.
Pin Information
(continued)
Table 1 shows the list of T7633 pins and a functional description for each.
Table 1. Pin Descriptions
* I
U
indicates an internal pull-up.
Pin
Symbol
Type
*
Description
C1
C2
1, 36, 73, 109
2
GRND
P
O
Digital Ground Reference.
Loss of Framer Receive Line Clock.
This pin is asserted high (1)
when the framer internal receive line clock does not toggle for a 250
μ
s
interval. Once asserted, this signal is deasserted on the first edge of the
framer internal receive line clock.
Terminator Mode:
(FRAMER, pin 41/141 = 1) LOFRMRLCK is
asserted high when SYSCK clock, pin 3/35, is absent.
Framer Mode:
(FRAMER, pin 41/141 = 0) LOFRMRLCK is asserted
high when RLCK clock, pin 47/135, is absent.
LIU System Clock.
The clock signal used for clock and data recovery
and jitter attenuation. This clock must be ungapped and free of jitter.
For CKSEL = 1: a 16x clock (for DS1, SYSCK = 24.704 MHz
±
100 ppm
and for CEPT, SYSCK = 32.768 MHz
±
100 ppm). For CKSEL = 0: a 1x
clock (for DS1, SYSCK = 1.544 MHz
±
100 ppm and for CEPT, SYSCK
= 2.048 MHz
±
100 ppm).
Error Phase-Lock Loop Signal.
The error signal proportional to the
phase difference between DIV-PLLCK and DIV-RCHICK as detected by
the internal PLL circuitry (refer to the Phase-Lock Loop Circuit section
on page 122).
Divided-Down RCHI Clock.
32 kHz or 8 kHz clock signal derived from
the RCHICK input signal.
Divided-Down PLLCK Clock.
32 kHz or 8 kHz clock signal derived
from the PLLCK input signal.
Transmit Framer Phase-Locked Line Interface Clock.
Clock signal
used to time the transmit framer. This signal must be phase-locked to
RCHICK clock signal and be ungapped and free of jitter. For
FRM_PR45, bit 0 (HFLF) = 0, in DS1 PLLCK = 1.544 MHz and in CEPT
PLLCK = 2.048 MHz. For FRM_PR45, bit 0 (HFLF) = 1 in DS1 PLLCK =
6.176 MHz and in CEPT PLLCK = 8.192 MHz.
Analog Ground Reference.
No Connect.
38
LOFRMRLCK
3
35
SYSCK
I
u
4
34
PLLCK-EPLL
O
5
33
DIV-RCHICK
O
6
32
DIV-PLLCK
O
7
31
PLLCK
I
8
9, 12, 19,
26, 29
30
GRND
A
NC
P
—
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