- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄383876 > T7633 (Lineage Power) Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) PDF資料下載
參數(shù)資料
| 型號(hào)： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁(yè)數(shù)： | 228/248頁(yè) |
| 文件大?。?/td> | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
218
Lucent Technologies Inc.
FDL Parameter/Control Registers (800—80E; E00—E0E)
(continued)
Table 196. FDL Transmitter Status Register (FDL_SR1) (80C; E0C)
Table 197. FDL Receiver Status Register (FDL_SR2) (80D; E0D)
* Immediately following an FDL reset, the value in bit 0—bit 6 of this status register equals the number of bytes that may be read from the FDL
receive FIFO, register FDL_SR4. After the initial read of the FDL receive FIFO, the value is bit 0—bit 6 of this status register is one greater
than the actual number of bytes that may be read from the FIFO. Only valid FIFO bytes, as specified by this status register, may be read from
the FIFO.
Received FDL ANSI Bit Codes Status Register (FDL_SR3)
The 6-bit code extracted from the ANSI code 111111110X
0
X
1
X
2
X
3
X
4
X
5
0 is stored in this register.
Table 198. Receive ANSI FDL Status Register (FDL_SR3) (80E; E0E)
Receive FDL FIFO Register (FDL_SR4)
This FIFO stores the received FDL data. Only valid FIFO bytes indicated in register FDL_SR2 may be read. Read-
ing nonvalid FIFO locations or reading the FIFO when it is empty will corrupt the FIFO pointer and will require an
FDL reset to restore proper FDL operation.
Table 199. FDL Receiver FIFO Register (FDL_SR4) (807; E07)
Bit
0—6
Symbol
FTQS0—
FTQS6
FTED
Description
FDL Transmit Queue Status.
Bit 0—bit 6 indicate how many bytes can be added to the
transmit FIFO. The bits are encoded in binary where bit 0 is the least significant bit.
FDL Transmitter Empty Dynamic.
FTED = 1 indicates that the number of empty loca-
tions available in the transmit FIFO is greater than or equal to the value programmed in
the FTIL bits (FDL_PR3).
7
Bit
0—6
Symbol
FRQS0—
FRQS6
Description
FDL Receive Queue Status.
Bit 0—bit 6 indicate how many bytes are in the receive
FIFO, including the first status of
Frame (SF) byte
. The bits are encoded in binary where
bit 0 is the least significant bit*.
FDL End of Frame.
When
FEOF = 1, the receive queue status indicates the number of
bytes up to and including the first SF byte.
7
FEOF
B7
0
B6
0
B5
X5
B4
X4
B3
X3
B2
X2
B1
X1
B0
X0
Bit
0—7
Symbol
FRD0—FRD7
FDL Receive Data.
The user data received via the FDL block are read through this reg-
ister.
Description
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