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參數(shù)資料
| 型號(hào)： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 180/248頁 |
| 文件大小： | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
170
Lucent Technologies Inc.
Framer Register Architecture
(continued)
Framer Status/Counter Registers
(continued)
Table 93. Facility Event Register-2 (FRM_SR4) (604; C04)
(continued)
Bit
4
Symbol
FDL-PLBON,
Description
SLCRFSR
ESF FDL Payload Loopback On Code Detect.
A 1 indicates the receive framer detected
the line loopback enable code in the payload. This code is defined in ANSI T1.403-1995
as a 1111111100101000 pattern in the facility data link, where the leftmost bit is the MSB.
SLC-96 Receive FDL Stack Ready.
A 1 indicates that the receive FDL stack should be
read. This bit is cleared on read. Data in the receive FIFO must be read within 9 ms of this
interrupt. This bit is
not
updated during loss of frame or signaling superframe alignment.
ESF FDL Payload Loopback Off Code Detect.
A 1 indicates the receive framer
detected the line loopback disable code in the payload. This code is defined in ANSI
T1.403-1995 as a 1111111101001100 pattern in the facility data link, where the leftmost
bit is the MSB.
SLC-96 Transmit FDL Stack Ready.
A 1 indicates that the transmit FDL stack is ready
for new data. This bit is cleared on read. Data written within 9 ms of this interrupt will be
transmitted in the next SLC-96 D-bit superframe interval.
ESF FDL Line Loopback On Code Detect.
A 1 indicates the receive framer detected the
line loopback enable code in the payload. This code is defined in ANSI T1.403-1995 as a
1111111101110000 pattern in the facility data link, where the left most bit is the MSB.
CEPT Receive Sa Stack Ready.
A 1 indicates that the receive Sa6 stack should be read.
This bit is clear on the first access to the Sa receive stack or at the beginning of frame 0
of the CRC-4 double-multiframe. Data in the receive FIFO must be read within 4 ms of
this interrupt. This bit is
not
updated during LFA.
ESF FDL Line Loopback Off Code Detect.
A 1 indicates the receive framer detected the
line loopback disable code in the payload. This code is defined in ANSI T1.403-1995 as
a 1111111100011100 pattern in the facility data link, where the left most bit is the MSB.
CEPT Transmit Sa Stack Ready.
A 1 indicates that the transmit Sa stack is ready for
new data. This bit is cleared on the first access to the Sa transmit stack or at the beginning
of frame 0 of the CRC-4 double multiframe. Data written within 4 ms of this interrupt will
be transmitted in the next CRC-4 double multiframe interval.
5
FDL-PLBOFF,
SLCTFSR
6
FDL-LLBON,
RSaSR
7
FDL-LLBOFF,
TSaSR
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