參數(shù)資料
型號： STLC1510
廠商： 意法半導體
英文描述： NorthenLite G.lite DMT Transceiver
中文描述： NorthenLite G.lite大唐收發(fā)器
文件頁數(shù)： 7/40頁
文件大小： 426K
代理商： STLC1510
7/40
STLC1510
RxClav
O
5V Tol 3.3V TTL 2mA slew ltd
output
Rx cell available signal.
P5
RxEnb
I
5V Tol. CMOS input
Rx Enable.
N4
RxSOC
O
5V Tol 3.3V TTL 2mA slew ltd
output
Rx start of Cell
P4
URxData_7
O
5V Tol 3.3V TTL 2mA slew ltd
output
Utopia2 Receive data bit 7
N3
URxData_6
O
5V Tol 3.3V TTL 2mA slew ltd
output
Utopia2 Receive data bit 6
P3
URxData_5
O
5V Tol 3.3V TTL 2mA slew ltd
output
Utopia2 Receive data bit 5
P2
URxData_4
O
5V Tol 3.3V TTL 2mA slew ltd
output
Utopia2 Receive data bit 4
N2
URxData_3
O
5V Tol 3.3V TTL 2mA slew ltd
output
Utopia2 Receive data bit 3
M2
URxData_2
O
5V Tol 3.3V TTL 2mA slew ltd
output
Utopia2 Receive data bit 2
P1
URxData_1
O
5V Tol 3.3V TTL 2mA slew ltd
output
Utopia2 Receive data bit 1
N1
URxData_0
O
5V Tol 3.3V TTL 2mA slew ltd
output
Utopia2 Receive data bit 0; also CDIF
output data
M1
RxAddr_4
I
5V Tol. CMOS input
Utopia2 Receive Address
L2
RxAddr_3
I
5V Tol. CMOS input
Utopia2 Receive Address
K2
RxAddr_2
I
5V Tol. CMOS input
Utopia2 Receive Address
K1
RxAddr_1
I
5V Tol. CMOS input
Utopia2 Receive Address
J2
RxAddr_0
I
5V Tol. CMOS input
Utopia2 Receive Address
J1
RxParity
O
5V Tol 3.3V TTL 2mA slew ltd
output
Odd parity bit of the data on
URxData[7:0].
N5
HPI
HPI_Data_7
I/O
5V Tol CMOS input/ 5V Tol3.3V
TTL 2mA slew ltd output
HPI Port Data
B14
HPI_Data_6
I/O
5V Tol CMOS input/ 5V Tol3.3V
TTL 2mA slew ltd output
HPI Port Data
A14
HPI_Data_5
I/O
5V Tol CMOS input/ 5V Tol3.3V
TTL 2mA slew ltd output
HPI Port Data
B13
HPI_Data_4
I/O
5V Tol CMOS input/ 5V Tol3.3V
TTL 2mA slew ltd output
HPI Port Data
A13
HPI_Data_3
I/O
5V Tol CMOS input/ 5V Tol3.3V
TTL 2mA slew ltd output
HPI Port Data
B12
Table 2. Pad Description
Signal
I/O
Pad Type
Description
BGA
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PDF描述
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