參數(shù)資料
型號(hào)： STLC1510
廠商： 意法半導(dǎo)體
英文描述： NorthenLite G.lite DMT Transceiver
中文描述： NorthenLite G.lite大唐收發(fā)器
文件頁數(shù)： 6/40頁
文件大小： 426K
代理商： STLC1510
STLC1510
6/40
Test Interface
TCK
I
5V Tol CMOS input
JTAG Test Clock
N9
TMS
I
5V Tol CMOS input
JTAG Test Mode Select
N7
TDI
I
5V Tol CMOS input
JTAG Test Data Input
P8
TDO
O
5V Tol 3.3V TTL 2mA slew ltd
output
JTAG Test Data Output
N8
TRSTN
I
5V Tol CMOS input
dedicated TAP reset (active low)
P9
Network Interface (UTOPIA / Serial Clock & Data)
TxClk
I/O
5V Tol CMOS input/ 5V Tol3.3V
TTL 2mA slew ltd output
Input Utopia2 Tx clock or output PSIF
Tx clock.
A4
TxClav
O
5V Tol 3.3V TTL 2mA slew ltd
output
Tx cell available signal.
B5
TxBP
O
5V Tol 3.3V TTL 2mA slew ltd
output
Tx back pressure signal.
B4
TxEnb
I
5V Tol. CMOS input
Tx Enable.
A6
TxSOC
I
5V Tol CMOS input
Tx start of Cell
C2
UTxData_7
I
5V Tol CMOS input
Utopia2 Transmitdata bit 7
G2
UTxData_6
I
5V Tol CMOS input
Utopia2 Transmitdata bit 6
F2
UTxData_5
I
5V Tol CMOS input
Utopia2 Transmitdata bit 5
F1
UTxData_4
I
5V Tol CMOS input
Utopia2 Transmitdata bit 4
E1
UTxData_3
I
5V Tol CMOS input
Utopia2 Transmitdata bit 3
E2
UTxData_2
I
5V Tol CMOS input
Utopia2 Transmitdata bit 2
D2
UTxData_1
I
5V Tol CMOS input
Utopia2 Transmitdata bit 1
D1
UTxData_0
I
5V Tol CMOS input
Utopia2 Transmitdata bit 0; also CDIF
input data
C1
TxAddr_4
I
5V Tol CMOS input
Utopia2 TransmitAddress
B1
TxAddr_3
I
5V Tol CMOS input
Utopia2 TransmitAddress
A1
TxAddr_2
I
5V Tol CMOS input
Utopia2 TransmitAddress
A2
TxAddr_1
I
5V Tol CMOS input
Utopia2 TransmitAddress
A3
TxAddr_0
I
5V Tol CMOS input
Utopia2 TransmitAddress
B2
TxParity
I
5V Tol. CMOS input
Odd parity bit of the data on
UTxData[7:0].
B3
RxClk
I/O
5V Tol CMOS input/ 5V Tol3.3V
TTL 2mA slew ltd output
Input Utopia2 Rx clock or output PSIF
Rx clock.
N6
Table 2. Pad Description
Signal
I/O
Pad Type
Description
BGA
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PDF描述
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參數(shù)描述
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