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參數(shù)資料
| 型號(hào)： | SH7144 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁數(shù)： | 493/773頁 |
| 文件大小： | 4187K |
| 代理商： | SH7144 |
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Rev. 2.0, 09/02, page 453 of 732
Yes
Yes
No
No
IRIC=1
Clear the IRIC flag (ICCR)
Clear the IRIC flag (ICCR)
Clear the IRIC flag (ICCR)
Read the IRIC flag (ICCR)
End
[1]
[2]
[3]
[4]
[5]
Slave-transmission mode
Write the data for
transmission to ICDR
Read the ACKB bit (ICSR)
Transmission
complated
(ACKB=1)
Set TRS=0 (ICCR)
Read ICDR
[1] Set the data for the second and subsequent transmissions.
[2] Wait for the end of the current byte s transmission.
[3] Test for the end of transmission.
[4] Set the device to the slave-reception mode.
[5] Dummy read (to release the SCL line).
Figure 14.17 Example: Flowchart of Operations in the Slave-Transmission Mode
14.5
Usage Notes
1. In master mode, when the instruction that generates the start condition is issued immediately
after the instruction that generates the stop condition, neither the start condition nor the stop
condition will be correctly output. For the consecutive output of the start condition and stop
condition, read the port after issuing the instruction that generates the start condition, and make
sure that the levels on both SCL and SDA are low. Then issue the instruction that generates the
stop condition. Note that SCL may not have completely reached its low level when BBSY
becomes 0.
2. The following two conditions apply to the start of the next transfer: take note when reading
from/writing to ICDR.
a. ICE = 1, TRS = 1, and data is written to ICDR (including automatic transfer from ICDRT
to ICDRS)
b. ICE = 1, TRS = 0, and data is read from ICDR (including automatic transfer from ICDRS
to ICDRR)
3. In synchronization with the internal clock, SCL and SDA are output with the timing shown in
table 14.9. The timing on the bus is determined by the rise/fall times of the signals, and these
are affected by the bus-load’s capacitance, series resistance, and parallel resistance.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SH7144F-ZTAT | Hitachi SuperH RISC engine |
| SH7145 | Hitachi SuperH RISC engine |
| SH7145F-ZTAT | Hitachi SuperH RISC engine |
| SH7290E10A | SH7290 E10A Emulator |
| SH7604 | Hardware Manual |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SH7144F-ZTAT | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH7145 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH7145F-ZTAT | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH716A | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH716AMV | 制造商:Thomas & Betts 功能描述:A16 SINGLE LOCK SYS 1XPG21-3/4 |
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