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參數(shù)資料
| 型號(hào)： | SH7144 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁(yè)數(shù)： | 501/773頁(yè) |
| 文件大小： | 4187K |
| 代理商： | SH7144 |
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Rev. 2.0, 09/02, page 461 of 732
SDA
SCL
TRS bit
R/W
A
Bit 7
Data transmission
8
9
Address reception
Write to ICDR
Period in which read from ICDR and read from
or write to ICDR are prohibited
(6 peripheral clocks)
Detection of rise of 9th transmit/receive clock
Erroneous waveforms
Figure 14.21 Scheme of Slave Transmit Operation
In slave transmit operation, do not read from ICDR or read from or write to ICCR during the
period indicated by half-tone dot-meshing in figure 14.21.
For the interrupt processing that normally occurs in synchronization with the rising edge of the
9th transmit/receive clock, reading from ICDR or reading from or writing to ICCR causes no
problems because the prohibited period ends before transiting to the interrupt processing.
To ensure that this interrupt processing is carried out, satisfy either of the following conditions.
(1) Before the next slave address reception starts, complete the ICDR read operation and ICCR
read/write operation.
(2) Monitor the BC2 to BC0 bits (bit counters 2 to 0) in ICMR, and when the BC2 to BC0 bits
are all cleared to 0 (8th or 9th clock), wait for at least two transmit/receive clocks before
reading from ICDR or reading from or writing to ICCR to avoid the period in which these
operations will cause a failure.
12.To change, without transiting to the stop condition, from slave transmit operation (TRS = 1) to
next address receive operation (TRS = 0) by the input of resumption condition, clear TRS to 0
during time period (a) in figure 14.22, when the I
In slave mode, the TRS bit setting in ICCR becomes valid as soon as the bit is set during the
period from when the rising edge of the 9th clock or a stop condition is detected to the next
rising edge at the SCL pin (period (a) in figure 14.22).
However, for any other period (i.e., period (b) in figure 14.22), the TRS bit setting is retained
until the next rising edge of the 9th clock or a stop condition is detected, so that the TRS bit
setting does not become valid immediately.
Accordingly, in the address reception following input of a resumption condition, the internally
effective TRS bit setting remains 1 (transmit mode), and the acknowledge bit that should be
transmitted at the end of address reception is not transmitted at the 9th transmit/receive clock.
2
C bus interface is in slave mode.
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