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參數(shù)資料
| 型號(hào)： | SH7144 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁數(shù)： | 489/773頁 |
| 文件大?。?/td> | 4187K |
| 代理商： | SH7144 |
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Rev. 2.0, 09/02, page 449 of 732
14.4.8
DTC Operation
In the I
address or the R/W bit, and the acknowledge bit may indicate the end of reception or reception of
the final frame, the continuous transfer of data by the DTC must be combined with interrupt-
driven processing by the CPU.
2
C bus format, since the slave device or the direction of transfer is selected by the slave
Table 14.8 shows examples of processes in which the DTC is used. For the slave-mode processes,
it is assumed that the amount of data to be transferred is defined in advance.
Table 14.8 Examples of Operations in which the DTC is Used
Item
Master-
transmission
mode
Master-
reception mode
Slave-
transmission
mode
Slave-reception
mode
Transfer of slave
address + R/W
bit
DTC
transmission
(ICDR write)
CPU
transmission
(ICDR write)
CPU reception
(ICDR read)
CPU reception
(ICDR read)
Dummy-data
read
CPU processing
(ICDR read)
Main unit data
transfer
DTC
transmission
(ICDR write)
DTC reception
(ICDR read)
DTC
transmission
(ICDR write)
DTC reception
(ICDR read)
Dummy-data
(H
′
FF) write
Final frame
processing
DTC processing
(ICDR write)
Unnecessary
CPU reception
(ICDR read)
Unnecessary
CPU reception
(ICDR read)
Transfer-request
processing after
processing of the
final frame
First time:
Clearing by the
CPU
Second time:
Generation of
the end
condition by the
CPU
Unnecessary
Dummy data:
H
′
FF is
transmitted and
detected as the
end condition
and is
automatically
cleared
Unnecessary
Setting, in DTC,
the number of
frames of data to
be transferred
Transmission:
Number of
actual frames of
data + 1 (+1
represents the
frame for slave
address + R/W
bits)
Reception:
Number of
actual frames of
data
Transmission:
Number of
actual frames of
data + 1 (+1
represents
dummy data
(H
′
FF))
Reception:
Number of
actual frames of
data
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SH7144F-ZTAT | Hitachi SuperH RISC engine |
| SH7145 | Hitachi SuperH RISC engine |
| SH7145F-ZTAT | Hitachi SuperH RISC engine |
| SH7290E10A | SH7290 E10A Emulator |
| SH7604 | Hardware Manual |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SH7144F-ZTAT | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH7145 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH7145F-ZTAT | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH716A | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH716AMV | 制造商:Thomas & Betts 功能描述:A16 SINGLE LOCK SYS 1XPG21-3/4 |
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