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參數(shù)資料
| 型號： | S1C6P466D0A0A00 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, UUC140 |
| 封裝： | DIE-140 |
| 文件頁數(shù)： | 158/174頁 |
| 文件大?。?/td> | 1582K |
| 代理商： | S1C6P466D0A0A00 |
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EPSON
S1C6P466 TECHNICAL MANUAL
CHAPTER 4: PERIPHERAL CIRCUITS AND OPERATION (Serial Interface)
(3) Serial data input/output permutation
The S1C6P466 allows the input/output permutation of serial data to be selected by the SDP register
(FF71HD3) as to either LSB first or MSB first. The block diagram showing input/output permutation
in case of LSB first and MSB first is provided in Figure 4.11.4.1. The SDP register should be set before
setting data to SD0–SD7.
SIN
Address [FF73H]
Address [FF72H]
Address [FF73H]
Address [FF72H]
Output
latch
Output
latch
SOUT
SD3 SD2 SD1 SD0
SD4 SD5 SD6 SD7
SD7 SD6 SD5 SD4
SD0 SD1 SD2 SD3
(LSB first)
(MSB first)
Fig. 4.11.4.1 Serial data input/output permutation
(4) SRDY signal
When the S1C6P466 serial interface is used in the slave mode (external clock mode), the SRDY signal
is used to indicate whether the internal serial interface is available to transmit or receive data for the
master side (external) serial device. The SRDY signal is output from the SRDY (P13) terminal.
The SRDY signal goes "0" (low) when the S1C6P466 serial interface is ready to transmit or receive
data; normally, it is at "1" (high).
The SRDY signal changes from "1" to "0" immediately after "1" is written to SCTRG and returns from
"0" to "1" when "0" is input to the SCLK (P12) terminal (i.e., when the serial input/output begins
transmitting or receiving data). Moreover, when high-order data is read from or written to SD4–SD7,
the SRDY signal returns to "1".
(5) Timing chart
The S1C6P466 serial interface timing charts are shown in Figure 4.11.4.2.
SCTRG (W)
SCTRG (R)
SCLK
SIN
8-bit shift register
SOUT
ISIF
SRDY (Slave mode)
SCTRG (W)
SCTRG (R)
SCLK
SIN
8-bit shift register
SOUT
ISIF
SRDY (Slave mode)
(b) When SCPS = "0"
Fig. 4.11.4.2 Serial interface timing chart
(a) When SCPS = "1"
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