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參數(shù)資料
| 型號： | S1C6F567D0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, UUC141 |
| 封裝： | DIE-141 |
| 文件頁數(shù)： | 76/208頁 |
| 文件大?。?/td> | 1561K |
| 代理商： | S1C6F567D0A0100 |
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S1C6F567 TECHNICAL MANUAL
EPSON
159
CHAPTER 9: ELECTRICAL CHARACTERISTICS
9.6 Serial Interface AC Characteristics
Clock synchronous master mode
During 32 kHz operation
Item
Transmitting data output delay time
Receiving data input set-up time
Receiving data input hold time
Symbol
tsmd
tsms
tsmh
Unit
S
Max.
5
Typ.
Min.
10
5
Condition: VDD=3.0V, VSS=0V, Ta=-20 to 70
°C, VIH1=0.8VDD, VIL1=0.2VDD, VOH=0.8VDD, VOL=0.2VDD
During 1 MHz operation
Item
Transmitting data output delay time
Receiving data input set-up time
Receiving data input hold time
Symbol
tsmd
tsms
tsmh
Unit
nS
Max.
200
Typ.
Min.
400
200
Note that the maximum clock frequency is limited to 1 MHz.
Condition: VDD=3.0V, VSS=0V, Ta=-20 to 70
°C, VIH1=0.8VDD, VIL1=0.2VDD, VOH=0.8VDD, VOL=0.2VDD
Clock synchronous slave mode
During 32 kHz operation
Item
Transmitting data output delay time
Receiving data input set-up time
Receiving data input hold time
Symbol
tssd
tsss
tssh
Unit
S
Max.
10
Typ.
Min.
10
5
Condition: VDD=3.0V, VSS=0V, Ta=-20 to 70
°C, VIH1=0.8VDD, VIL1=0.2VDD, VOH=0.8VDD, VOL=0.2VDD
During 1 MHz operation
Item
Transmitting data output delay time
Receiving data input set-up time
Receiving data input hold time
Symbol
tssd
tsss
tssh
Unit
nS
Max.
500
Typ.
Min.
400
200
Note that the maximum clock frequency is limited to 1 MHz.
Condition: VDD=3.0V, VSS=0V, Ta=-20 to 70
°C, VIH1=0.8VDD, VIL1=0.2VDD, VOH=0.8VDD, VOL=0.2VDD
<Master mode>
SCLK OUT
SOUT
SIN
VOH
VOL
tsms
tsmh
tsmd
VIH1
VIL1
VOL
<Slave mode>
SCLK IN
SOUT
SIN
VIH1
VOH
VOL
tsss
tssh
tssd
VIH1
VIL1
相關(guān)PDF資料 |
PDF描述 |
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