參數(shù)資料
型號： PQ2FADSVRRM
英文描述： PQ2FADS-VR Users Manual
中文描述： PQ2FADS - VR的用戶手冊
文件頁數(shù)： 71/186頁
文件大?。?/td> 2001K
代理商： PQ2FADSVRRM
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Functional Description
MOTOROLA
PQ2FADS-VR User’s Manual
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59
4.13.4 BCSR3 - Board Control - Status Register 3
BCSR3 is a control register which is accessed at
offset 0xC
from the BCSR base address. Its a
read- write register which may be read or written at any time
1
. BCSR3s’ various fields are
described in
Table 4-19.
4.13.5 BCSR4 - Board Control - Status Register 4
BCSR4 is a status register which is accessed at
offset 0x10
from the BCSR base address. Its a
1. Provided that BCSR is not disabled.
Table 4-18. BCSR3 Description
BIT
MNEMONIC
Function
PON
DEF
ATT.
0
USB_EN
USB Port Enable
. When asserted (
low
) the USB chip connected to SCC4
is enabled for transmission and reception. When negated, the USB
transceiver is in standby mode and its associated buffers
a
are in tri-state
mode, freeing all its i/f signals for off-board use via the expansion
connectors.
a. Required for voltage levels adaptation.
1
R/W
1
USB_HI_SPEED
USB Hi Speed
. When asserted (
low
) the USB chip connected to SCC4 is
set for hi speed (12 Mbps) transmission and reception. When negated, the
USB transceiver is set to low speed (1.5 Mbps) transmission and reception
0
R/W
2
USBVCC0
USB Port VCC EN
. When asserted (
high
), 5V power is applied to the USB
Bus. When negated, power to the USB port is disconnected.
0
R/W
3
FETHIEN2
Fast Ethernet Port 2 Initial Enable
. When asserted (
low
) the DM9161’s
MII port, residing on FCC3, is enabled after Power-Up or after FETH_RST
is negated. When negated (
high
), the DM9161’s MII port is isolated after
Power-Up or after FETH_RST is negated and all i/f signals are tri-stated.
After initial value has been set, this signal has no influence over the
DM9161 and MII isolation may be controlled via MDIO 0.10 bit.
1
R/W
4
FETH2_RST
Fast Ethernet port 2 Reset
. When active (
low
) the DM9161 is reset. This
line is also driven by HRESET signal of the PQ2. Since MDDIS pin of the
DM9161 is driven low with this application, the negation of this signal
causes all the H/W configuration bits to be sampled for initial values and
device control is moved to the MDIO channel, which is the control path of
the MII port.
1
R/W
5
ATM16
ATM 16 bit UTOPIA
. When asserted (
low
) the UTOPIA is set for 16 bit.
When negated (
high
), the UTOPIA is set for 8 bit..
1
R/W
6
ATM_SINGLE_PH
Y
ATM SINGLE PHY
. When asserted (
low
) the UTOPIA is set to Multi PHY.
When negated (
high
), the UTOPIA is set for Single PHY.
1
R/W
7
PCI_MODE
PCI_MODE
. When asserted (
low
) the Local Bus function is set to PCI.
When negated (
high
), the Local Bus is set for Local Bus SDRAM.
R
8-31
Reserved
un-implemented
F
Freescale Semiconductor, Inc.
n
.
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