參數(shù)資料
型號： PQ2FADSVRRM
英文描述： PQ2FADS-VR Users Manual
中文描述： PQ2FADS - VR的用戶手冊
文件頁數(shù)： 67/186頁
文件大?。?/td> 2001K
代理商： PQ2FADSVRRM
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Functional Description
MOTOROLA
PQ2FADS-VR User’s Manual
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55
fields are described in
Table 4-9.
4.13.3 BCSR2 - Board Control - Status Register - 2
BCSR2 is a status register which is accessed at
offset 8
from the BCSR base address. Its a read-
Table 4-9. BCSR1 Description
BIT
MNEMONIC
Function
PON
DEF
ATT.
0
Conf_Word
Config_Source
. When asserted (
low
) Hard Reset Configuration Word is
sourced from the BCSR. When negated, Hard Reset Configuration Word is
sourced from the FLASH/EEPROM. The assignments selection is done via
a dedicated jumper JP7.
0
R
1
FLASH_CS0
FLASH CS0
. When asserted (
low
) CS0 is assigned to the FLASH SIMM
and CS4 is assigned to E
2
PROM. When negated, CS0 is assigned to the
E
2
PROM and CS4 is assigned to the FLASH SIMM. The assignments
selection is done via a dedicated jumper.
0
R
2
ATM_EN
ATM Port Enable
. When asserted (
low
) the ATM UNI chip (PM5350)
connected to FCC1 is enabled for transmission and reception. When
negated, the ATM transceiver is in standby mode and its associated
buffers
a
are in tri-state mode, freeing all its i/f signals for off-board use via
the expansion connectors.
a. Required for voltage levels adaptation.
1
R,W
3
ATM_RST
ATM Port Reset
. When asserted (
low
), the ATM port transceiver is in reset
state. This line is driven also by HRESET signal of the PQ2.
1
R,W
4
FETHIEN1
Fast Ethernet Port 1 Initial Enable
. When asserted (
low
) the DM9161’s
MII port, residing on FCC2, is enabled after Power-Up or after FETH_RST
is negated. When negated (
high
), the DM9161’s MII port is isolated after
Power-Up or after FETH_RST is negated and all i/f signals are tri-stated.
After initial value has been set, this signal has no influence over the
DM9161 and MII isolation may be controlled via MDIO 0.10 bit.
1
R,W
5
FETH1_RST
Fast Ethernet port 1 Reset
. When active (
low
) the DM9161 is reset. This
line is also driven by HRESET signal of the PQ2. Since MDDIS pin of the
DM9161 is driven low with this application, the negation of this signal
causes all the H/W configuration bits to be sampled for initial values and
device control is moved to the MDIO channel, which is the control path of
the MII port.
1
R,W
6
RS232EN_1
RS232 port 1 Enable
. When asserted (
low
) the RS232 transceiver for port
1, is enabled. When negated, the RS232 transceiver for port 1, is in standby
mode and SCC1 pins are available for off-board use via the expansion
connectors.
1
R,W
7
RS232EN_2
RS232 port 2 Enable
. When asserted (
low
) the RS232 transceiver for port
2, is enabled. When negated, the RS232 transceiver for port 2, is in standby
mode and SCC2 pins are available for off-board use via the expansion
connectors.
1
R,W
8 - 31
Reserved
Un-implemented
0
R
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
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