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參數(shù)資料
| 型號： | PQ2FADSVRRM |
| 英文描述： | PQ2FADS-VR Users Manual |
| 中文描述： | PQ2FADS - VR的用戶手冊 |
| 文件頁數(shù)： | 66/186頁 |
| 文件大?。?/td> | 2001K |
| 代理商： | PQ2FADSVRRM |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁當前第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁
Functional Description
54
PQ2FADS-VR User’s Manual
For More Information On This Product,
Go to: www.freescale.com
MOTOROLA
address. It may be read or written at any time
1
. BCSR0 gets its defaults upon Power-On reset.
BCSR0 fields are described in
Table 4-8.
.
4.13.2 BCSR1 - Board Control - Status Register 1
The BCSR1 is a control register on the PQ2FADS-VR. It is accessed at
offset
4
from BCSR base
address. It may be read or written at any time
2
. BCSR1 gets its defaults upon Power-On reset. The
1. Provided that BCSR is not disabled.
2. Provided that BCSR is not disabled.
Table 4-8. BCSR0 Description
BIT
MNEMONIC
Function
PON
DEF
ATT.
0
PBI
Page Base Interleaving
. In 60X mode (i.e., with L2-Cache), this bit should
reflect (
system programmer responsibility
) the state of PBI bit in
PSDMR.
In Single PQ2 Mode (i.e., without L2-Cache), this bit has no
effect
.
0
R/W
1
Reserved
S
0
R/W
2
L2C_INH
L2 Cache Inhibit
. When this bit is active (
low
), the L2 cache is inhibited
and unable to respond to cacheable cycles. However, bus activity is still
monitored by the cache so that it may respond immediately after this signal
is negated. This signal is connected to the MPC2605’s L2 UPDATE INH.
This signal has no function in a PQ2FADS-VR that does not have an L2
Cache installed.
0
R,W
3
L2C_FLUSH
L2 Cache Flush
. When this bit is active (
low
) for min. 8 bus cycles, the
MPC2605 initiates a process within which, valid lines are marked invalid,
while dirty lines are written back to memory and marked invalid. This signal
is connected to the L2 FLUSH signal of the MPC2605.
This signal has no function in a PQ2FADS-VR that does not have an L2
Cache installed.
1
R,W
4
L2C_LOCK
L2 Cache Lock
. When this bit is active (
low
), the MPC2605 will stop
entering new data into the cache, while yet maintaining existing data and
responding to cacheable cycles.
This signal has no function in a PQ2FADS-VR that does not have an L2
Cache installed.
1
R,W
5
L2C_CLEAR
L2 Cache Clear
. When this bit is active (
Low
) for min. 8 bus clock cycles,
the L2 cache invalidates all its entries, without flushing, the same process
as with HRESET asserted. However, it still monitors the bus, so it can
immediately respond when this process ends.
This signal is connected to the L2 TAG CLR of the MPC2605, but has no
function when a cache is not installed on the PQ2FADS-VR.
1
R,W
6 - 31
Reserved
Un-implemented
0
R
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
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| PQ2L3182MSPQ | 功能描述:低壓差穩(wěn)壓器 - LDO Dual 1.8V and 3.3V 250mA/ch RoHS:否 制造商:Texas Instruments 最大輸入電壓:36 V 輸出電壓:1.4 V to 20.5 V 回動電壓（最大值）:307 mV 輸出電流:1 A 負載調(diào)節(jié):0.3 % 輸出端數(shù)量: 輸出類型:Fixed 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:VQFN-20 |
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