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參數(shù)資料
| 型號： | PQ2FADSVRRM |
| 英文描述： | PQ2FADS-VR Users Manual |
| 中文描述： | PQ2FADS - VR的用戶手冊 |
| 文件頁數(shù)： | 60/186頁 |
| 文件大?。?/td> | 2001K |
| 代理商： | PQ2FADSVRRM |
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Functional Description
48
PQ2FADS-VR User’s Manual
For More Information On This Product,
Go to: www.freescale.com
MOTOROLA
The cache is connected directly over the 60X bus and is supported gluelessly by the PQ2.
The presence of the L2-Cache, calls for the introduction of latch - multiplexers over SDRAMs’
address lines because the MPC2605 snooping logic needs to monitor the address as is (linear
rather than multiplexed) and the bus works by the 60X bus protocol, allowing address pipelining
1
.
These latch - multiplexers are soldered in place only in case a cache is installed on-board.
Otherwise they are omitted and bypassed by 0
resistors. See also
Section 4.7.3 L2-Cache
Support Influence On SDRAM Design
.
4.11.1 L2 Cache Configuration & Control
The cache is configured via 5 configuration lines, CFG(0:4), for the following functions:
1. Cache size is set by CFG(0:2). The various settings of these lines per each cache module
are encoded in
Table 4-7.
2. Snoop is Enabled - CFG3 driven low for both modules.
3. AACK assertion enabled - CFG4 driven high for both modules.
The caches’ HRESET lines are connected directly to the SRESET line of the PQ2 so that
whenever Soft-reset is asserted to or by the PQ2, the cache is reset along with it, loosing all data
previously stored in it. The cache has 5 control lines that control its operation and state:
PWRDWN - constantly set to high (no power down support on the PQ2FADS-VR)
L2FLUSH - assertion of which
2
flushes out the cache array. This signal is controlled by
BCSR0.
L2MISS_INH - in fact Cache-Lock. When Asserted the cache does not change its contents.
Controlled by BCSR0.
L2TAG_CLR - Clears all tag memory. Controlled by BCSR0.
L2UPDATE_INH - In fact cache freeze (without information loss). Controlled by BCSR0.
All the above signals are connected directly to both cache modules.
1. i.e., residing on the same bus as the processor.
1. Only single level is allowed with the PQ2.
2. For minimum 8 Bus clock cycles.
Table 4-7. L2 Cache CFG(0:2) Settings
L2 Cache Size
[Byte]
CFG(0:2)
256K
’000’ (Reserved)
512K
’010’ -1’st Module (A26 == 0)
’011’ - 2’nd Module (A26 == 1)
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PQ2FADSZURM | MPC82xx Family Application Development System Users Manual |
| PQ2LXXX2MSP | LOW POWER-LOSS VOLTAGE REGULATOR |
| PQ30RF11 | |
| PQ30 | |
| PQ30RV1B | Positive Adjustable Voltage Regulator |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PQ2FADS-ZU | 功能描述:開發(fā)板和工具包 - 其他處理器 PQ2 FAMILY ADS-480 TBGA RoHS:否 制造商:Freescale Semiconductor 產(chǎn)品:Development Systems 工具用于評估:P3041 核心:e500mc 接口類型:I2C, SPI, USB 工作電源電壓: |
| PQ2L2152MSPQ | 制造商:SHARP 制造商全稱:Sharp Electrionic Components 功能描述:2-Output Type Low Power-Loss Voltage Regulators |
| PQ2L2182MSPQ | 功能描述:低壓差穩(wěn)壓器 - LDO Dual 1.8V and 2.5V 250mA/ch RoHS:否 制造商:Texas Instruments 最大輸入電壓:36 V 輸出電壓:1.4 V to 20.5 V 回動電壓（最大值）:307 mV 輸出電流:1 A 負(fù)載調(diào)節(jié):0.3 % 輸出端數(shù)量: 輸出類型:Fixed 最大工作溫度:+ 125 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:VQFN-20 |
| PQ2L3152MSPQ | 功能描述:低壓差穩(wěn)壓器 - LDO FixD2output 0.25A/ch Vo=3.3V/1.5V RoHS:否 制造商:Texas Instruments 最大輸入電壓:36 V 輸出電壓:1.4 V to 20.5 V 回動電壓（最大值）:307 mV 輸出電流:1 A 負(fù)載調(diào)節(jié):0.3 % 輸出端數(shù)量: 輸出類型:Fixed 最大工作溫度:+ 125 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:VQFN-20 |
| PQ2L3182MSPQ | 功能描述:低壓差穩(wěn)壓器 - LDO Dual 1.8V and 3.3V 250mA/ch RoHS:否 制造商:Texas Instruments 最大輸入電壓:36 V 輸出電壓:1.4 V to 20.5 V 回動電壓（最大值）:307 mV 輸出電流:1 A 負(fù)載調(diào)節(jié):0.3 % 輸出端數(shù)量: 輸出類型:Fixed 最大工作溫度:+ 125 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:VQFN-20 |
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