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參數(shù)資料
| 型號： | MPC5125YVN400 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 72/94頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT E300 324TEPBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | MPC51xx |
| 核心處理器： | e300 |
| 芯體尺寸： | 32-位 |
| 速度： | 400MHz |
| 連通性： | CAN，EBI/EMI，以太網(wǎng)，I²C，USB OTG |
| 外圍設(shè)備： | DMA，WDT |
| 輸入/輸出數(shù)： | 64 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.08 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 324-BBGA |
| 包裝： | 托盤 |
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MPC5125 Microcontroller Data Sheet, Rev. 4
Electrical and Thermal Characteristics
Freescale Semiconductor
74
Figure 38. Timing Diagram — 8-,16-, 24-, and 32-bit CODEC/I2S Master Mode
Table 40. Timing Specifications — 8-,16-, 24-, and 32-bit CODEC/I2S Slave Mode 1
NOTES:
1 Output timing is specified at a nominal 50 pF load.
Sym
Description
Min
Typ
Max
Units
SpecID
1
Bit clock cycle time
40.0
—
ns
A20.9
2
Clock duty cycle
—
50
—
%2
2
Bit clock cycle time.
A20.10
3
Frame sync setup time
1.0
—
ns
A20.11
4
Output data valid after clock edge
—
14.0
ns
A20.12
5
Input data setup time
1.0
—
ns
A20.13
6
Input data hold time
1.0
—
ns
A20.14
BitClk
5
3
4
3
4
(CLKPOL=0)
BitClk
(CLKPOL=1)
FrameSync
(SyncPol= 1)
TxD
Output
6
7
8
Output
FrameSync
(SyncPol= 0)
Output
RxD
Input
1
22
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