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參數(shù)資料
| 型號： | MPC5125YVN400 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 61/94頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT E300 324TEPBGA |
| 標準包裝： | 60 |
| 系列： | MPC51xx |
| 核心處理器： | e300 |
| 芯體尺寸： | 32-位 |
| 速度： | 400MHz |
| 連通性： | CAN，EBI/EMI，以太網(wǎng)，I²C，USB OTG |
| 外圍設(shè)備： | DMA，WDT |
| 輸入/輸出數(shù)： | 64 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.08 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 324-BBGA |
| 包裝： | 托盤 |
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MPC5125 Microcontroller Data Sheet, Rev. 4
Electrical and Thermal Characteristics
Freescale Semiconductor
64
Figure 25. Read Data Latch Timing in Non-Fast Mode
Figure 26. Read Data Latch Timing in Fast Mode
4.3.8
FEC
AC test timing conditions:
Output Loading
All Outputs: 25 pF
Table 27. MII Rx Signal Timing
Sym
Description
Min
Max
Unit
SpecID
t1
RXD[3:0], RX_DV, RX_ER to RX_CLK setup
5
—
ns
A11.1
t2
RX_CLK to RXD[3:0], RX_DV, RX_ER hold
5
—
ns
A11.2
t3
RX_CLK pulse width high
35%
65%
RX_CLK period1
NOTES:
1 RX_CLK shall have a frequency of 25% of the data rate of the received signal. See the IEEE 802.3 specification.
A11.3
t4
RX_CLK pulse width low
35%
65%
RX_CLK period1
A11.4
NFC_CE[3:0]
NFC_RE
NFIO[15:0]
tIS
tREH
tCH
data
tRC
tRP
data
NFC_RB
tRR
data
NFC_CE[3:0]
NFC_RE
NFIO[15:0]
tREH
tCH
data
tRC
tRP
data
NFC_RB
tRR
tIS
data
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