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參數(shù)資料
| 型號： | MPC5125YVN400 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 52/94頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT E300 324TEPBGA |
| 標準包裝： | 60 |
| 系列： | MPC51xx |
| 核心處理器： | e300 |
| 芯體尺寸： | 32-位 |
| 速度： | 400MHz |
| 連通性： | CAN，EBI/EMI，以太網(wǎng)，I²C，USB OTG |
| 外圍設備： | DMA，WDT |
| 輸入/輸出數(shù)： | 64 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.08 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 324-BBGA |
| 包裝： | 托盤 |
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MPC5125 Microcontroller Data Sheet, Rev. 4
Electrical and Thermal Characteristics
Freescale Semiconductor
56
4.3.6
LPC
The local-plus bus is the external bus interface of the MPC5125. A maximum of eight configurable chip selects (CS) are
provided. There are two main modes of operation: non-MUXed and MUXed. The reference clock is the LPC CLK. The
maximum bus frequency is 66 MHz.
Definition of terms:
WS = Wait state
DC = Dead cycle
HC = Hold cycle
DS = Data size in bytes
BBT =Burst bytes per transfer
AL = Address latch enable length
ALT = Chip select/Address Latch Timing
tLPCck = LPC clock period
Table 25. LPC Timing
Sym
Description
Min
Max
Units
SpecID
tOD CS[x], ADDR, R/W, TSIZ, DATA (wr), TS,
OE valid after LPC CLK
(Output delay related to LPC CLK)
05
ns
A7.1
t1 Non-burst CS[x] pulse width
(2 + WS)
t
LPCck
(2 + WS)
t
LPCck
ns
A7.2
t2 ADDR, R/W, TSIZ, DATA (wr) valid before
CS[x] assertion
tLPCcktOD
tLPCck + tOD
ns
A7.3
t3
OE assertion after CS[x] assertion
tLPCcktOD
tLPCck + tOD
ns
A7.4
t4 ADDR, R/W, TSIZ, data (wr) hold after
CS[x] negation
tLPCcktOD
(HC + 1)
t
LPCck + tOD
ns
A7.5
t5
TS pulse width
tLPCck
ns
A7.6
t6 DATA (rd) setup before LPC CLK
5
—
ns
A7.7
t7 DATA (rd) input hold
0
(DC + 1)
t
LPCck
ns
A7.8
t8
Read burst CS[x] pulse width
(2 + WS + BBT/DS)
t
LPCck
(2 +WS + BBT/DS)
t
LPCck
ns
A7.9
t9 Burst ACK pulse width
(BBT/DS)
t
LPCck
(BBT/DS)
t
LPCck
ns
A7.10
t10 Burst DATA (rd) input hold
0
—
ns
A7.11
t11 Read burst ACK assertion after CS[x] assertion
(2+WS)
t
LPCck
(2+WS)
t
LPCck
ns
A7.12
t12 Non-MUXed write burst CS[x] pulse width
(2.5 + WS + BBT/DS)
t
LPCck (2.5 + WS + BBT/DS) tLPCck
ns
A7.13
t13 Write burst ADDR, R/W, TSIZ, DATA (wr)
hold after CS[x] negation
0.5
t
LPCck – tOD
(HC + 0.5)
t
LPCck + tOD
ns
A7.14
t14 Write burst ACK assertion after CS[x] assertion
(2.5 + WS)
t
LPCck – tOD
(2.5 + WS)
t
LPCck + tOD
ns
A7.15
t15 Write burst DATA valid
tLPCck – tOD
—
ns
A7.16
t16 Non-MUXed mode: asynchronous write
burst ADDR valid before write DATA valid
0.5
t
LPCck – tOD
0.5
t
LPCck + tOD
ns
A7.17
t17 MUXed mode: ADDR cycle
AL
2 t
LPCck – tOD
AL
2 t
LPCck
ns
A7.18
t18 MUXed mode: ALE cycle
AL
t
LPCck
AL
t
LPCck
ns
A7.19
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