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參數(shù)資料
| 型號(hào)： | MC145572 |
| 廠商： | Motorola, Inc. |
| 英文描述： | ISDN U-Interface Transceiver(ISDN U接口收發(fā)器) |
| 中文描述： | 綜合業(yè)務(wù)數(shù)字網(wǎng)U型接口收發(fā)器（綜合業(yè)務(wù)數(shù)字網(wǎng)ü接口收發(fā)器） |
| 文件頁數(shù)： | 48/264頁 |
| 文件大?。?/td> | 2832K |
| 代理商： | MC145572 |
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MC145572
4–12
MOTOROLA
This register contains the M4 bits that are framed and sent by the Superframe Framer. The bits
written to this register are sent out on the next transmit superframe boundary, if Superframe Update
Disable (NR2(b1)) is set to 0. This register is double buffered. All bits are set to 1s following a Hard-
ware Reset (RESET) or Software Reset (NR0(b3)). This register is replaced by Register OR0 when
BR10(b0) = 1.
CAUTION
BR0 should not be modified while device is in GCI mode. See OR6(b4).
b7
b6
b5
b4
b3
b2
b1
b0
BR0
M40
M41
M42
M43
M44
M45
M46
M47
rw
rw
rw
rw
rw
rw
rw
rw
Table 4–7 shows the definitions of the M4 bits as defined by ANSI T1.601–1992 for the Network to
NT channel and the NT to Network channel.
Table 4–7. M4 Bit Definitions
M4 Bits
Network to NT
NT to Network
M40
act
act
M41
dea
ps1
M42
sco*
ps2
M43
1**
ntm
M44
1**
cso
M45
1**
1**
M46
[
uoa
]
[
sai
]
M47
[
aib
]
nib
*
*These bits are defined in Bellcore document TR–NWT000397, Issue 3. When
set to 0, the LT indicates to the NT that the network will deactivate the loop
between calls.
**These bits are presently reserved by ANSI T1.601–1988 and should be set
to 1s.
[ ]These are bit definitions for the revised ANSI T1.601–1992. In ANSI T1.601–
1988 they were set to 1s.
By reading this register, the external microcontroller obtains a buffered copy of the M4 bits that are
parsed from the received superframe by the Superframe Deframer. The values in the register are
valid when Superframe Sync (NR1(b1)) is 1. See Register BR9(b5:b4) for a description of when the
“read” information is updated and when to write to this register. This register is double buffered. The
receive M4 channel byte can be read at any time during the superframe prior to the next update. It
is recommended that the MPU read this register as soon as possible after an interrupt. Note that
BR14(b6) has no effect on the operation of this register. Bit 0 in Overlay register OR7 selects trinal
checking on M4
act
,
dea
,
uoa
,
sai
bits when set to 1. If trinal checking is desired for all bits, then
it must be done in software. This register is replaced by Register OR1 when BR10(b0) = 1. When
OR7(b0) is set, the M4
act
,
dea
,
uoa
,
sai
bits must be the same for three superframes before they
are updated in this register.
b7
b6
b5
b4
b3
b2
b1
b0
BR1
M40
M41
M42
M43
M44
M45
M46
M47
ro/wo
ro/wo
ro/wo
ro/wo
ro/wo
ro/wo
ro/wo
ro/wo
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PDF描述 |
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