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參數(shù)資料
| 型號： | MC145572 |
| 廠商： | Motorola, Inc. |
| 英文描述： | ISDN U-Interface Transceiver(ISDN U接口收發(fā)器) |
| 中文描述： | 綜合業(yè)務(wù)數(shù)字網(wǎng)U型接口收發(fā)器（綜合業(yè)務(wù)數(shù)字網(wǎng)ü接口收發(fā)器） |
| 文件頁數(shù)： | 27/264頁 |
| 文件大?。?/td> | 2832K |
| 代理商： | MC145572 |
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MC145572
3–5
MOTOROLA
VSSRx, VSSTx: Negative Analog Power Supply
Two of the six negative power supply pins are VSSRx and VDDRx, and they should be con-
nected to ground. These pins provide a ground reference to the analog receive and transmit
subsystems of the device, and each should be decoupled with separate 0.1
μ
F ceramic
capacitors to VDDRx and VDDTx, respectively.
VDDI/O: Positive Power Supply Input/Output
Two of the five positive power supply pins are VSSI/O, and they should be connected to
+ 5 V. These pins provide power to the digital input and output circuits of the device and each
should be decoupled with a 0.1
μ
F ceramic capacitor to VSSI/O. These pins can also be
connected to 3.3 V to provide I/O compatibility with 3 V interface devices.
VSSI/O: Negative Power Supply Input/Output
Two of the six negative power supply pins are VSSI/O, and they should be connected to
ground. These pins provide a ground reference to the digital input and output circuits of the
device, each should be decoupled with a 0.1
μ
F ceramic capacitor to VDDI/O.
CAP3V: Core Logic Positive Power Supply
This pin is tied to the internal core logic power supply. An external 0.1
μ
F to 1.0
μ
F decoupling
capacitor should be connected between this pin and ground. Applications requiring a 3 V
power supply may source current from this pin. See Section 10.3,
Electrical Specifications
,
for more information on the limit of the source current. This output is at 5 V until reset is
applied to the MC145572.
These inputs define the mode of operation for the MC145572. More information on the function of
the device in specific modes can be obtained from Chapter 5,
MCU Mode Device Functionality
and
Chapter 8,
GCI Mode Functional Description
.
RESET: Reset Input
A logic 0 applied to this Schmitt trigger input pin holds the device in a hardware reset condi-
tion. A logic 1 puts the device into the normal operating state. Register NR0(b3) provides
a similar software reset function, thereby allowing control of this mode from the external
microcontroller. This pin must be held low for at least six 20.48 MHz clock periods.
CAUTION
Reset must be asserted until VDD is greater than 4.75 V and the oscillator is stable.
During a hardware reset condition, all SCP registers are reset to their default state, and the
signals output from the DCL and FSR pins when in the MCU Master mode are halted. In
addition, the Tx driver is put into a low impedance state to terminate the U–interface and the
2B1Q receiver is unable to detect the activation wake–up tone.
NT/LT: NT/LT Select Input
A logic 1 applied to this pin puts the device into the NT mode and a logic 0 puts the device
into the LT mode. Note that Byte register 8, bit 0, also controls NT versus LT mode selection,
thereby allowing software control of this mode.
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PDF描述 |
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參數(shù)描述 |
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| MC145572APB | 功能描述:IC ISDN INTERFACE TXCVER 44-LQFP RoHS:否 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標準包裝:1,000 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:16-SOIC 包裝:帶卷 (TR) |
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